专利摘要

本发明提供一种具有掉电数据保持功能的触发器，应用于集成电路系统中，其至少包括：具有数据输出端及数据恢复置位端的双置位端触发单元；用于根据电源电压发出掉电或上电置位信号的电源监测单元；用以生成set或reset信号的信号生成单元；以及相变存储单元，该相变存储单元在掉电时写入与所述set或reset信号相对应的数据至所述存储器中，在上电时，自所述存储器中读出存储的数据并输出给所述双置位端触发单元的数据恢复置位端，以使所述双置位端触发单元恢复掉电数据，藉此发明以实现数据保持所需的操作时间在纳秒量级以及可长时间保持的目的，进而降低高速掉电数据保护电路设计的成本。

说明书

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种用于集成电路系统中基于相变存储单元的具有掉电数据保持功能的触发器。

背景技术

掉电数据保持技术广泛使用于集成电路的系统中，在掉电时把触发器输出的数据或触发器的状态保存起来，便于记录的查找，因而是控制系统或保密系统中保证数据安全的必备电路。

目前常用的掉电数据保持技术主要有两种：一种是在掉电时使用备用电源防止数据丢失，该种方法如果在集成电路内部实现掉电数据保护时，需要很大的电容，而且保存的时间很短(其保存的时间在毫秒量级)，否则就要用备用电池或用不间断电源，所付出的代价很大；另一种是在电源电压降低到一定程度之前，发出掉电信号，通知控制器把数据安全转移到非挥发存储器中，该种方法采用的非挥发存储器一般是EEPROM或flash存储器，虽然这两种非挥发存储器都可以在集成电路内部实现，但与CMOS工艺兼容的工艺比较复杂，而且在快速掉电的情况下，数据来不及保存，例如小于一个微秒的掉电速度。为了解决快速掉电数据保存的问题，目前在一些特殊的场合使用铁电存储器，但这些都未能解决降低高速掉电数据保护电路设计成本的问题。

本发明人在研究中发现，相变存储元件的制作工艺与传统的CMOS工艺可兼容，且成本比EEPROM、Flash存储器的成本都要低，而且速度比EEPROM、flash存储器要快几个数量级，所以相变器件是一种新兴的存储器。呈如图1所示，图1显示为一个使相变器件发生相变的等效电路图。相变单元PCM可以等效为一个可变电阻R，所述相变单元PCM的一端接地，另一端接位线BL，在字线WL选通后，驱动电流通过位线BL注入到相变单元PCM，使相变单元PCM发生相变。由此可知，用于集成电路系统的初始化，且基于相变存储单元的掉电数据保持触发器技术，以降低现行的高速掉电数据保护电路的成本，已成为本领域内的技术人员所亟待研究的课题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于相变存储单元的具有掉电数据保持功能的触发器，以对该相变存储单元反复进行读写擦操作，并藉由相变存储单元的制造工艺简单以及可与CMOS工艺兼容的优点，实现数据保持所需的操作时间在纳秒量级以及可长时间保持的目的，进而实现一种低成本高速掉电数据保护电路的设计。

为实现上述目的及其他相关目的，本发明提供一种具有掉电数据保持功能的触发器，应用于集成电路系统中，其特征在于，所述触发器至少包括：双置位端触发单元，至少具有一数据输出端及数据恢复置位端；电源监测单元，连接一电源输入端，用于监测到输入的电源电压低于一预设值时发出一掉电置位信号，以及用于监测到输入的电源电压高于一预设值时发出一上电置位信号；信号生成单元，连接于所述电源检测单元及双置位端触发单元，用于接收到所述掉电置位信号时，检测所述双置位端触发单元的数据输出端所输出的数据类型，并依据该数据类型生成set或reset信号并输出；相变存储单元，连接于所述电源监测单元、信号生成单元、以及双置位端触发单元，具有用以读数据的读电路、写数据的写电路、以及存储数据的存储器，其中，所述相变存储单元接收到所述set或reset信号时，启动所述写电路，写入与所述set或reset信号相对应的数据至所述存储器中，所述相变存储单元接收到所述上电置位信号时，启动所述读电路以自所述存储器中读出存储的数据并输出给所述双置位端触发单元的数据恢复置位端，以使所述双置位端触发单元恢复掉电数据。

本发明的具有掉电数据保持功能的触发器，还包括一锁存单元，连接于所述相变存储单元与所述双置位端触发单元的置位端之间，用于将所述读电路自所述存储器中读出存储的数据予以锁存，并输出至所述双置位端触发单元的数据恢复置位端。具体地，所述锁存单元还连接于电源监测单元，用以接收到上电置位信号时，将锁存的数据输出至所述双置位端触发单元的数据恢复置位端。

在本发明的具有掉电数据保持功能的触发器中，所述双置位端触发单元还包括一软复位信号端，连接于一外部控制电路，所述软复位信号端有效时，屏蔽所述数据恢复置位端。具体地，所述双置位端触发单元还包括有选择电路，分别连接所述软复位信号端与数据恢复置位端。

在本发明的具有掉电数据保持功能的触发器中，所述存储器是利用相变材料的晶态和非晶态的特性来实现数据的存储。

如上所述，本发明的具有掉电数据保持功能的触发器，由于其相变存储单元的制作工艺与传统的CMOS工艺可兼容，且成本比EEPROM、Flash存储器的成本都要低，而且速度比EEPROM、flash存储器要快几个数量级，实现数据保持所需的操作时间在纳秒量级以及可长时间保持的目的，进而降低了高速掉电数据保护电路设计的成本。

附图说明

图1显示为一个使相变器件发生相变的等效电路图。

图2显示为本发明具有掉电数据保持功能的触发器的原理框图。

图3显示为本发明中双置位端触发单元的电路原理示意图。

图4显示为本发明中双置位端触发单元的选择电路原理示意图。

图5显示为本发明中电源监测单元输出的置位信号示意图。

图6显示为本发明中信号生成单元的电路原理示意图。

图7显示为本发明中读、写电路的原理示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在不背离本发明的精神下进行各种修饰或改变。

请参阅图2至图7，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图2，显示为本发明具有掉电数据保持功能的触发器的原理框图。如图所示，本发明提供一种具有掉电数据保持功能的触发器1，应用于集成电路系统中，所述触发器1至少包括：双置位端触发单元11，电源监测单元12，信号生成单元13，相变存储单元14，以及锁存单元15。

请参阅图3及图4，图3显示为本发明中双置位端触发单元的电路原理示意图，图4显示为本发明中双置位端触发单元的选择电路原理示意图，如图3所示，所述双置位端触发单元11具有一数据输出端(图示中Q)、数据恢复置位端(图示中Drecover)、及软复位信号端(图示中Sreset)，其中，所述数据输出端可以输出两种不同的数据类型，如图3所示，所述数据输出端如图中所示的Q端，该Q端输出的数据类型例如为Q＝“1”以及Q＝“0”两种。也就是说，在所述双置位端触发单元11掉电时，其Q端输出的数据非“0”即“1”。

在本实施方式中，所述双置位端触发单元11还包括有选择电路，如图4所示，所述选择电路(图中所示的Mux21、Mux22)，该Mux21与Mux22是一个二选一电路，其中，该Mux21分别连接所述软复位信号端(图示中Sreset)以及所述数据恢复置位端(图示中Drecover)，其中，所述软复位信号端连接于一外部控制电路(未予以图示)，所述软复位信号端有效时，屏蔽所述数据恢复置位端，换言之，所述软复位信号端有效时，与一般常用的触发器一样使用，可以屏蔽该双置位端触发单元11的数据恢复功能。在具体的实施过程中，所述双置位端触发单元11作为数据恢复触发器使用时，软复位信号端Sreset设置为高电平。在PonReset期间，如果数据恢复置位端Drecover＝“0”，则第一个二选一电路Mux21选通“Vdd”，高电平。PonReset使Db＝“Vdd”。如果数据恢复置位端Drecover＝“1”，则Mux21选通“Gnd”，低电平。PonReset使Db＝“Gnd”。Db与Drecover反相。在PonReset期间，完成触发器的置位，使Q＝“Drecover”，这样在上电阶段就完成了数据或双置位端触发单元11状态的恢复，具体容后述。

所述电源监测单元12连接一电源输入端(未予以图示)，用于监测到输入的电源电压低于一预设值时发出一掉电置位信号，以及用于监测到输入的电源电压高于一预设值时发出一上电置位信号，在本实施方式中，电源监测电路发出上电或掉电的置位信号，请参阅图5，所显示的本发明中电源监测单元输出的置位信号示意图。当电源电压低于一定值时，电源监测单元12就发出掉电的信号PoffReset，该PoffReset信号是一个脉冲高电平。当电源电压高于一定值时，电源监测单元12发出PonReset信号。

所述信号生成单元13连接于所述电源检测单元及双置位端触发单元11，用于接收到所述掉电置位信号时，检测所述双置位端触发单元11的数据输出端所输出的数据类型，并依据该数据类型生成set或reset信号并输出；在本实施方式中，请参阅图6，显示为本发明中信号生成单元的电路原理示意图，如图所示，所述信号生成单元13收到掉电置位信号PoffReset脉冲信号后，检测所述双置位端触发单元11的数据输出端(图示中Q)所输出的数据类型，即检测所述双置位端触发单元11的数据输出端输出是Q＝“1”还是Q＝“0”，如果，Q＝“1”，则生成Set＝“0”，Reset＝“1”；如果Q＝“0”，则生成Set＝“1”，Reset＝“0”。

请参阅图7，显示为本发明中读、写电路的原理示意图，如图所示，所述相变存储单元14连接于所述电源监测单元12、信号生成单元13、以及双置位端触发单元11，具有用以读数据的读电路、写数据的写电路、以及存储数据的存储器(图示中PCM)。

在本实施方式中，所述相变存储单元14接收到所述set或reset信号时，启动所述写电路，写入与所述set或reset信号相对应的数据至所述存储器中，具体而言，在PonReset和PoffReset期间，选通管M接通。同时读电路Read以及写电路Write接收到Set信号和Reset信号。掉电时，如果双置位端触发单元11输出的数据Q＝“1”，则Set＝“0”，Reset＝“1”。Reset开关接通，对相变存储单元14进行Reset操作；如果Q＝“0”，则Set＝“1”，Reset＝“0”。Set开关接通，对相变存储单元14进行Set操作。此时，由于PonReset＝“0”，读数据操作支路是断开的。这样就把掉电时双置位端触发单元11输出的数据Q保存在了相变存储单元14的存储器PCM中。在本实施方式中，所述存储器是利用相变材料的晶态和非晶态的特性来实现数据的存储，具体地，所述的相变材料如Ge-Sb-Tb(GST)，是硫系化物的非晶半导体。存储器使用电流加热，使相变材料从非晶态转化为结晶态，也就是相变材料从高阻状态变为低阻状态，这种操作称之为：set；或者相变材料从结晶态转换为非结晶态，也就是相变材料从低阻状态变为高阻状态，这种操作称之为：reset。结晶态和非结晶态这两种状态可以分别表示“0”和“1”。

详而言之，当给相变材料注入一个高速、短时间的大电流脉冲时，相变材料就转化为高阻的非结晶态。这个高阻的非结晶状态认为是reset状态，对应存储的数据是“1”；当给相变材料充入一个比reset电流小，脉冲宽度更宽的电流脉冲时，相变材料就转化为低阻的结晶态，这个低阻的结晶状态认为是set状态，对应存储的数据为“0”。

所述相变存储单元14接收到所述上电置位信号时，启动所述读电路以自所述存储器中读出存储的数据并输出给所述双置位端触发单元11的数据恢复置位端，以使所述双置位端触发单元11恢复掉电数据，具体而言，在上电时，电源监测单元12Power On/Off Reset发出上电置位信号(PonReset信号)读电路Read以及写电路Write收到该信号后，选通管M导通。由于PoffReset＝“0”，Reset＝“0”，Set＝“0”，Reset和Set开关都断开。PonReset开关导通，对相变存储单元14进行Read操作。读出的数据存储在锁存器(图示的Dlatch)中。PonReset＝“1”时，数据进入锁存器。PonReset＝“0”时，数据锁存在锁存器(容后述明)。

所述锁存单元15连接于所述相变存储单元14与所述双置位端触发单元11的置位端之间，用于将所述读电路自所述存储器中读出存储的数据予以锁存，并输出至所述双置位端触发单元11的数据恢复置位端。具体地，所述锁存单元15还连接于电源监测单元12，用以接收到上电置位信号时，将锁存的数据输出至所述双置位端触发单元11的数据恢复置位端。在本实施方式中，所述锁存单元15为一锁存器。

为进一步阐明本发明的原理及功效，再请参阅图3至图7，在掉电时，也就是在所述电源监测单元12监测到输入的电源电压低于一预设值时发出一掉电置位信号PoffReset，所述信号生成单元13接收到该掉电置位信号PoffReset时，检测所述双置位端触发单元11的数据输出端Q所输出的数据类型是Q＝“1”还是Q＝“0”，当Q＝“1”时，该信号生成单元13则生成Set＝“0”，Reset＝“1”；当Q＝“0”时，则生成Set＝“1”，Reset＝“0”，这是，所述相变存储单元14接收到上述的set或reset信号，启动所述写电路，写入与所述set或reset信号相对应的数据至所述存储器中，这样就把掉电时双置位端触发单元11输出的数据Q保存在了相变存储单元14的存储器PCM中。

当上电时，所述电源监测单元12监测到输入的电源电压高于一预设值时发出一上电置位信号PonReset，所述相变存储单元14接收到所述上电置位信号PonReset时，启动所述读电路Read对相变存储单元14进行Read操作。读出的数据存储在锁存器Dlatch中。所述锁存单元15同时也接收到上电置位信号PonReset将锁存的数据输出至所述双置位端触发单元11的数据恢复置位端，使双置位端触发单元11的输出Q等于Drecover，即完成上电时的数据恢复。

综上所述，本发明具有掉电数据保持功能的触发器，由于其相变存储单元的制作工艺与传统的CMOS工艺可兼容，且成本比EEPROM、Flash存储器的成本都要低，而且速度比EEPROM、flash存储器要快几个数量级，实现数据保持所需的操作时间在纳秒量级以及可长时间保持的目的，进而降低了高速掉电数据保护电路设计的成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

具有掉电数据保持功能的触发器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。