专利摘要
本实用新型公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；或非门N1的第二输入端连接控制信号M。
权利要求
1.一种高速低功耗四/五预分频器，其特征在于，包括：
第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；
或非门N1的输出端与NMOS晶体管M2的栅极连接；
第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；
第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；
NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；
第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；
第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；
或非门N1的第二输入端连接控制信号M。
2.根据权利要求1所述的高速低功耗四/五预分频器，其特征在于，第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2和第三级真单相时钟触发器DFF3均为二分频设计。
3.根据权利要求2所述的高速低功耗四/五预分频器，其特征在于，第一级真单相时钟触发器DFF1包括：第一主锁存器和第一从锁存器；
第一主锁存器包括NMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6和NMOS管M7；
PMOS管M5和PMOS管M6的源极与电源连接；
NMOS管M3和NMOS管M7的源极接地；
NMOS管M3的漏极分别与PMOS管M4的漏极和NMOS管M7的栅极连接；
PMOS管M4的源极与PMOS管M5的漏极连接；
NMOS管M7的漏极与PMOS管M6的漏极连接形成第一主锁存器的输出端；
PMOS管M4的栅极和PMOS管M6的栅极与输入信号连接；
PMOS管M5的栅极和NMOS管M3的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第一从锁存器包括PMOS管M8、NMOS管M9和NMOS管M10；
PMOS管M8的源极与电源连接；
NMOS管M10的源极接地；
PMOS管M8和NMOS管M10的栅极与第一主锁存器的输出端连接；
NMOS管M9的栅极与输入信号连接；
NMOS管M10的漏极与NMOS管M9的源极连接；
PMOS管M8的漏极和NMOS管M9的漏极连接形成第一从锁存器的输出端；
第一从锁存器的输出端与NMOS晶体管M1的栅极连接。
4.根据权利要求3所述的高速低功耗四/五预分频器，其特征在于，第二级真单相时钟触发器DFF2包括：第二主锁存器和第二从锁存器；
第二主锁存器包括NMOS管M11、PMOS管M12、PMOS管M13、PMOS管M14和NMOS管M15；
PMOS管M13和PMOS管M14的源极与电源连接；
NMOS管M11和NMOS管M15的源极接地；
NMOS管M11的漏极分别与PMOS管M12的漏极和NMOS管M15的栅极连接；
PMOS管M12的源极与PMOS管M13的漏极连接；
NMOS管M15的漏极与PMOS管M14的漏极连接形成第二主锁存器的输出端；
PMOS管M12的栅极和PMOS管M14的栅极与输入信号连接；
PMOS管M13的栅极和NMOS管M11的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第二从锁存器包括PMOS管M16、NMOS管M17和NMOS管M18；
PMOS管M18的源极与电源连接；
NMOS管M18的源极接地；
PMOS管M16和NMOS管M18的栅极与第二主锁存器的输出端连接；
NMOS管M17的栅极与输入信号连接；
NMOS管M18的漏极与NMOS管M17的源极连接；
PMOS管M16的漏极和NMOS管M17的漏极连接形成第二从锁存器的输出端；
第一从锁存器的输出端为第二级真单相时钟触发器DFF2的输出端。
5.根据权利要求4所述的高速低功耗四/五预分频器，其特征在于，第三级真单相时钟触发器DFF3包括：第三主锁存器和第三从锁存器；
第三主锁存器包括NMOS管M19、PMOS管M20、PMOS管M21、PMOS管M22和NMOS管M23；
PMOS管M21和PMOS管M22的源极与电源连接；
NMOS管M19和NMOS管M23的源极接地；
NMOS管M19的漏极分别与PMOS管M20的漏极和NMOS管M23的栅极连接；
PMOS管M20的源极与PMOS管M21的漏极连接；
NMOS管M23的漏极与PMOS管M22的漏极连接形成第三主锁存器的输出端；
PMOS管M20的栅极和PMOS管M22的栅极和非门N2的输出端连接；
PMOS管M21的栅极和NMOS管M19的栅极与第三级真单相时钟触发器DFF3的输出端连接；
第三从锁存器包括PMOS管M24、NMOS管M25和NMOS管M26；
PMOS管M26的源极与电源连接；
NMOS管M26的源极接地；
PMOS管M24和NMOS管M26的栅极与第三主锁存器的输出端连接；
NMOS管M25的栅极和非门N2的输出端连接；
NMOS管M26的漏极与NMOS管M25的源极连接；
PMOS管M24的漏极和NMOS管M25的漏极连接形成第三从锁存器的输出端；
第三从锁存器的输出端为第三级真单相时钟触发器DFF3的输出端。
说明书
技术领域
本实用新型涉及分频器技术领域，尤其涉及一种高速低功耗四/五预分频器。
背景技术
如图2所示，图2为现有的射频收发系统，整个射频收发机系统必须由频率综合器来提供上变频跟下变频的时钟频率，或者是提供稳定的给予数模混合器跟模数混合器一个稳定的低噪声的低频信号，而锁相环频率综合器则是最好的选择，锁相环频率综合器通过负反馈来稳定时钟频率，而且可以很好的降低相位噪声。
频率综合器是利用一个或者多个高精度和高稳定度的标准频率信号为基准，通过各种技术途径产生一个或多个具有相同精度和稳定度的输出频率信号的系统。它广泛地应用于无线通信、仪器仪表、雷达导航以及广播电视等各个领域，而锁相环频率综合器则因为有着电路结构简单、集成度高、成本低、工作频率高、输出频带宽、不易失锁、跳频灵活以及适合多模式多标准等优点备受欢迎。
在多模多频射频收发机中，锁相环频率综合器是用来为系统以及数模转换器和模数转换器来提供稳定、低相位噪声的时钟。锁相环频率综合器模块通常采用经典的电荷泵锁相环架构。
因为锁相环是工作在接近20GHz的频率上的，所以在分频器链中一般会先把高速二分频器作为第一级来降低频率，然后再通过四/五预分频器来进一步降低频率。
如图3所示就是电荷泵锁相环的结构图，压控振荡器的输出经过分频器之后变成一个低频信号，与基准信号频率源的信号一同输入到鉴频鉴相器中，鉴频鉴相器可以鉴别两个信号之间的频率差和相位差，输出一个脉冲来控制电荷泵对环路滤波器进行充放电来控制压控振荡器的Vtune信号，从而调整压控振荡器的输出信号的频率。
如图4所示，是当前最常用的四/五预分频器结构，一般为了提高电路的工作速度和降低功耗，会采用真单相时钟触发器来替代数字准静态D触发器。但现有技术中电路可以实现的最高工作频率很低，这种电路的设计存在一个很大的问题，那就是信号的传播途径太长了。我们可以来看一下图4中信号的传播途径，当我们想要四/五预分频器实现五分频功能时，即当控制信号“M”为低电平，如图中的虚线所示，输出信号fOUT先经过第二个D触发器DFF2，然后DFF2的输出Q2’必须要依次经过第二个或非门N2，第三个D触发器DFF3，第一个或非门N1，还有第一个D触发器DFF1之后才能到达输出端，这是一条非常长的反馈传播路径，这也是导致现有的四/五预分频器最大工作频率被限制的一个重要原因。
因此，需要提供一种高速低功耗四/五预分频器以解决现有的四/五预分频器所能处理的最高工作频率不高的技术问题。
实用新型内容
本实用新型提供了一种高速低功耗四/五预分频器，解决了现有的四/五预分频器所能处理的最高工作频率不高的技术问题。
本实用新型提供了一种高速低功耗四/五预分频器，包括：
第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；
或非门N1的输出端与NMOS晶体管M2的栅极连接；
第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；
第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；
NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；
第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；
第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；
或非门N1的第二输入端连接控制信号M。
可选地，第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2和第三级真单相时钟触发器DFF3均为二分频设计。
可选地，第一级真单相时钟触发器DFF1包括：第一主锁存器和第一从锁存器；
第一主锁存器包括NMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6和NMOS管M7；
PMOS管M5和PMOS管M6的源极与电源连接；
NMOS管M3和NMOS管M7的源极接地；
NMOS管M3的漏极分别与PMOS管M4的漏极和NMOS管M7的栅极连接；
PMOS管M4的源极与PMOS管M5的漏极连接；
NMOS管M7的漏极与PMOS管M6的漏极连接形成第一主锁存器的输出端；
PMOS管M4的栅极和PMOS管M6的栅极与输入信号连接；
PMOS管M5的栅极和NMOS管M3的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第一从锁存器包括PMOS管M8、NMOS管M9和NMOS管M10；
PMOS管M8的源极与电源连接；
NMOS管M10的源极接地；
PMOS管M8和NMOS管M10的栅极与第一主锁存器的输出端连接；
NMOS管M9的栅极与输入信号连接；
NMOS管M10的漏极与NMOS管M9的源极连接；
PMOS管M8的漏极和NMOS管M9的漏极连接形成第一从锁存器的输出端；
第一从锁存器的输出端与NMOS晶体管M1的栅极连接。
可选地，第二级真单相时钟触发器DFF2包括：第二主锁存器和第二从锁存器；
第二主锁存器包括NMOS管M11、PMOS管M12、PMOS管M13、PMOS管M14和NMOS管M15；
PMOS管M13和PMOS管M14的源极与电源连接；
NMOS管M11和NMOS管M15的源极接地；
NMOS管M11的漏极分别与PMOS管M12的漏极和NMOS管M15的栅极连接；
PMOS管M12的源极与PMOS管M13的漏极连接；
NMOS管M15的漏极与PMOS管M14的漏极连接形成第二主锁存器的输出端；
PMOS管M12的栅极和PMOS管M14的栅极与输入信号连接；
PMOS管M13的栅极和NMOS管M11的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第二从锁存器包括PMOS管M16、NMOS管M17和NMOS管M18；
PMOS管M18的源极与电源连接；
NMOS管M18的源极接地；
PMOS管M16和NMOS管M18的栅极与第二主锁存器的输出端连接；
NMOS管M17的栅极与输入信号连接；
NMOS管M18的漏极与NMOS管M17的源极连接；
PMOS管M16的漏极和NMOS管M17的漏极连接形成第二从锁存器的输出端；
第一从锁存器的输出端为第二级真单相时钟触发器DFF2的输出端。
可选地，第三级真单相时钟触发器DFF3包括：第三主锁存器和第三从锁存器；
第三主锁存器包括NMOS管M19、PMOS管M20、PMOS管M21、PMOS管M22和NMOS管M23；
PMOS管M21和PMOS管M22的源极与电源连接；
NMOS管M19和NMOS管M23的源极接地；
NMOS管M19的漏极分别与PMOS管M20的漏极和NMOS管M23的栅极连接；
PMOS管M20的源极与PMOS管M21的漏极连接；
NMOS管M23的漏极与PMOS管M22的漏极连接形成第三主锁存器的输出端；
PMOS管M20的栅极和PMOS管M22的栅极和非门N2的输出端连接；
PMOS管M21的栅极和NMOS管M19的栅极与第三级真单相时钟触发器DFF3的输出端连接；
第三从锁存器包括PMOS管M24、NMOS管M25和NMOS管M26；
PMOS管M26的源极与电源连接；
NMOS管M26的源极接地；
PMOS管M24和NMOS管M26的栅极与第三主锁存器的输出端连接；
NMOS管M25的栅极和非门N2的输出端连接；
NMOS管M26的漏极与NMOS管M25的源极连接；
PMOS管M24的漏极和NMOS管M25的漏极连接形成第三从锁存器的输出端；
第三从锁存器的输出端为第三级真单相时钟触发器DFF3的输出端。
从以上技术方案可以看出，本实用新型具有以下优点：
本实用新型提供了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；或非门N1的第二输入端连接控制信号M。
本实用新型中，利用真单相时钟触发器可以合并逻辑门的特点，将反馈信号直接合并在第二级真单相时钟触发器DFF2中，减小了反馈路径的长度，从而提高了电路的速度，解决了现有的四/五预分频器所能处理的最高工作频率不高的技术问题。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本实用新型提供的一种高速低功耗四/五预分频器的电路结构图；
图2为现有的射频收发系统的连接示意图；
图3为电荷泵锁相环的结构示意图；
图4为现有的四/五预分频器结构示意图；
图5为本实用新型实施例的四/五预分频器在五分频下的节点波形图。
具体实施方式
本实用新型实施例提供了一种高速低功耗四/五预分频器，解决了现有的四/五预分频器所能处理的最高工作频率不高的技术问题。
为使得本实用新型的实用新型目的、特征、优点能够更加的明显和易懂，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本实用新型一部分实施例，而非全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
请参阅图1，本实用新型提供了一种高速低功耗四/五预分频器的一个实施例，包括：
第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；
或非门N1的输出端与NMOS晶体管M2的栅极连接；
第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；
第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；
NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；
第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；
第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；
或非门N1的第二输入端连接控制信号M。
本实用新型实施例中，利用真单相时钟触发器可以合并逻辑门的特点，将反馈信号直接合并在第二级真单相时钟触发器DFF2中，减小了反馈路径的长度，从而提高了电路的速度，解决了现有的四/五预分频器所能处理的最高工作频率不高的技术问题。
进一步地，第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2和第三级真单相时钟触发器DFF3均为二分频设计。
进一步地，第一级真单相时钟触发器DFF1包括：第一主锁存器和第一从锁存器；
第一主锁存器包括NMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6和NMOS管M7；
PMOS管M5和PMOS管M6的源极与电源连接；
NMOS管M3和NMOS管M7的源极接地；
NMOS管M3的漏极分别与PMOS管M4的漏极和NMOS管M7的栅极连接；
PMOS管M4的源极与PMOS管M5的漏极连接；
NMOS管M7的漏极与PMOS管M6的漏极连接形成第一主锁存器的输出端；
PMOS管M4的栅极和PMOS管M6的栅极与输入信号连接；
PMOS管M5的栅极和NMOS管M3的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第一从锁存器包括PMOS管M8、NMOS管M9和NMOS管M10；
PMOS管M8的源极与电源连接；
NMOS管M10的源极接地；
PMOS管M8和NMOS管M10的栅极与第一主锁存器的输出端连接；
NMOS管M9的栅极与输入信号连接；
NMOS管M10的漏极与NMOS管M9的源极连接；
PMOS管M8的漏极和NMOS管M9的漏极连接形成第一从锁存器的输出端；
第一从锁存器的输出端与NMOS晶体管M1的栅极连接。
进一步地，第二级真单相时钟触发器DFF2包括：第二主锁存器和第二从锁存器；
第二主锁存器包括NMOS管M11、PMOS管M12、PMOS管M13、PMOS管M14和NMOS管M15；
PMOS管M13和PMOS管M14的源极与电源连接；
NMOS管M11和NMOS管M15的源极接地；
NMOS管M11的漏极分别与PMOS管M12的漏极和NMOS管M15的栅极连接；
PMOS管M12的源极与PMOS管M13的漏极连接；
NMOS管M15的漏极与PMOS管M14的漏极连接形成第二主锁存器的输出端；
PMOS管M12的栅极和PMOS管M14的栅极与输入信号连接；
PMOS管M13的栅极和NMOS管M11的栅极与第二级真单相时钟触发器DFF2的输出端连接；
第二从锁存器包括PMOS管M16、NMOS管M17和NMOS管M18；
PMOS管M18的源极与电源连接；
NMOS管M18的源极接地；
PMOS管M16和NMOS管M18的栅极与第二主锁存器的输出端连接；
NMOS管M17的栅极与输入信号连接；
NMOS管M18的漏极与NMOS管M17的源极连接；
PMOS管M16的漏极和NMOS管M17的漏极连接形成第二从锁存器的输出端；
第一从锁存器的输出端为第二级真单相时钟触发器DFF2的输出端。
进一步地，第三级真单相时钟触发器DFF3包括：第三主锁存器和第三从锁存器；
第三主锁存器包括NMOS管M19、PMOS管M20、PMOS管M21、PMOS管M22和NMOS管M23；
PMOS管M21和PMOS管M22的源极与电源连接；
NMOS管M19和NMOS管M23的源极接地；
NMOS管M19的漏极分别与PMOS管M20的漏极和NMOS管M23的栅极连接；
PMOS管M20的源极与PMOS管M21的漏极连接；
NMOS管M23的漏极与PMOS管M22的漏极连接形成第三主锁存器的输出端；
PMOS管M20的栅极和PMOS管M22的栅极和非门N2的输出端连接；
PMOS管M21的栅极和NMOS管M19的栅极与第三级真单相时钟触发器DFF3的输出端连接；
第三从锁存器包括PMOS管M24、NMOS管M25和NMOS管M26；
PMOS管M26的源极与电源连接；
NMOS管M26的源极接地；
PMOS管M24和NMOS管M26的栅极与第三主锁存器的输出端连接；
NMOS管M25的栅极和非门N2的输出端连接；
NMOS管M26的漏极与NMOS管M25的源极连接；
PMOS管M24的漏极和NMOS管M25的漏极连接形成第三从锁存器的输出端；
第三从锁存器的输出端为第三级真单相时钟触发器DFF3的输出端。
当控制信号“M”为高电平的时候，或非门N1的输出端时钟为低电平，这就使得与之连接的NMOS晶体管M2是永远处于关断状态的，也就是说Q1点的波形并不会受到NMOS晶体管M1还有NMOS晶体管M2的影响，所以第一级真单相时钟触发器DFF1的输出不会影响到电路的工作。我们可以看到，第二级真单相时钟触发器DFF2是以二分频的形式连接的，而fD作为第三级真单相时钟触发器DFF3的输入时钟信号，而第三级真单相时钟触发器DFF3也是以二分频的形式连接的，所以当控制信号“M”为高电平的时候，电路实际上就是两个真单相时钟二分频器的级联，电路实现了四分频的功能。
当控制信号“M”为低电平的时候，如果fo信号为低电平，那么NMOS晶体管M2就可以被开启了。Q1点的波形实际上就是fD的波形经过第一级真单相时钟触发器DFF1延迟一个输入时钟周期后产生的波形，Q1的电压控制着NMOS晶体管M1的开启与关闭，现在，第一级真单相时钟触发器DFF1的输出与NMOS晶体管M1还有NMOS晶体管M2就实现了每四个输入信号脉冲中吞咽一个脉冲的功能。我们从图5的波形图来看，当NMOS晶体管M1还有NMOS晶体管M2同时开启的时候，Q点的电压就会被拉低至地电位，所以第二级真单相时钟触发器DFF2的第二主锁存器所储存的位被擦除了，也即是会在输入信号fIN变为高电平的时候多吞咽一个脉冲。在这里我们必须要注意的一个点就是，当NMOS晶体管M1、NMOS晶体管M2还有输入时钟信号fIN均为低电平时，PMOS晶体管M14、NMOS晶体管M1和NMOS晶体管M2同时导通，则此时Q点的电压值是由PMOS晶体管M14跟NMOS晶体管M1加上NMOS晶体管M2的比值决定的，所以必须设置好这三个管子的尺寸，以保证在不同的工艺，电压和温度下，Q点的电压值都是一个低电平。但是，由于输入时钟信号fIN为低电平的时候，第二级真单相时钟触发器DFF2的第二从锁存器是处于保持模式的，所以实际上Q点电压的值是不会影响电路的工作的。当PMOS晶体管M14、NMOS晶体管M1和NMOS晶体管M2同时导通的时候，会有一条短路电流，也会增加电路的功耗。当输入时钟信号fIN变为高电平，PMOS晶体管M14就会被关闭，同时Q点通过NMOS晶体管M1和NMOS晶体管M2放电至地电位，就会如上所说的吞咽多一个输入信号脉冲了，经过第三级真单相时钟触发器DFF3的二分频功能后，这就是一个完整的五分频电路的分频过程了。
相比于传统的四/五预分频器的反馈传播路径要经过三个D触发器还有两个或非门，本实用新型实施例中的四/五预分频器的反馈传播路径只经过一个D触发器、一个从锁存器还有一个或非门，传播路径短了很多，所以延迟也小了很多，所以电路能够工作在更高的工作频率上。
同时，本实用新型实施例采用SMIC 55nm工艺，管子沟道长度小，速度快。
本实用新型实施例提出的新型的真单相触发器结构，相比于传统的真单相时钟触发器，减少了中间级的一个堆叠NMOS管，因为这个NMOS管是影响真单相时钟触发器速度最关键的一个晶体管，去掉这个NMOS管之后，电路的速度就会大大提升。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本实用新型各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实用新型的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本实用新型各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
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Q：办理专利转让的流程及所需资料
A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。
1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。
2：按规定缴纳著录项目变更手续费。
3：同时提交相关证明文件原件。
4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。
Q:专利著录项目变更费用如何缴交
A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式
Q：专利转让变更，多久能出结果
A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。
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