专利摘要
本发明公开了一种多通道并行输入输出数字平滑滤波器及其实现方法，涉及光通信系统中的高速并行数字信号处理，滤波器包括通道间累加器、N个并行通道和延时为1的移位寄存器Z-1，通道间累加器包括N个输入端口和N个输出端口，N个输出端口与N个并行通道相连。实现方法如下：N路信号进入通道间累加器，计算所有通道的通道间累加和，通道间累加器的每路输出减去其经过延时为m的移位寄存器Z-m的信号，将结果输入相连的加法器，第1至N-1路信号使用其前一个周期所对应第N路信号的滤波器输出值，计算本通道所对应的滤波器输出值。本发明通过特殊设计的递归算法减少了并行通道之间的计算量，能减少硬件资源消耗和提高运行速度。
说明书
技术领域
本发明涉及光通信系统中高速并行数字信号处理领域，特别是涉及一种多通道并行输入输出数字平滑滤波器及其实现方法。
背景技术
在现代高速光通信系统中，平滑滤波器是电数字信号处理部分极其重要的组成部分，在帧同步，频率偏移估计以及光相位噪声估计中均需计算特定窗口长度的移动平均值。由于当前技术限制，数字信号处理的速度只能达到几百MHz，相对于光传输上GHz的传输速度，在数字信号处理部分必须对信号进行并行处理，而传统的平滑滤波器均在单通道上实现，若直接移植到并行系统中需要消耗大量的硬件资源。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种多通道并行输入输出数字平滑滤波器及其实现方法，通过特殊设计的递归算法减少了并行通道之间的计算量，能够减少硬件资源消耗和提高运行速度。
本发明提供的多通道并行输入输出数字平滑滤波器，它包括通道间累加器、N个并行通道和一个延时为1的移位寄存器Z-1，N为2的正整数次幂，通道间累加器包括N个并行输入端口和N个并行输出端口，通道间累加器的N个并行输出端口分别与N个并行通道相连。
在上述技术方案中，所述N个并行通道的内部结构相同，每个并行通道包括一个延时为m的移位寄存器Z-m、一个减法器和一个加法器，每个减法器包括一个被减数输入端口、一个减数输入端口和一个输出端口，每个加法器包括两个输入端口和一个输出端口，同一个通道中的移位寄存器Z-m的输入端口和减法器的被减数输入端口均与通道间累加器的对应输出端口相连，移位寄存器Z-m的输出端口与同一个通道中的减法器的减数输入端口相连，减法器的输出端口与同一个通道中的加法器的一个输入端口相连，所有通道中的加法器的另一个输入端口均与延时为1的移位寄存器Z-1相连，通道N内加法器的输出端口与移位寄存器Z-1相连，通道N内加法器的输出端口为多通道并行输入输出数字平滑滤波器的输出端口。
在上述多通道并行输入输出数字平滑滤波器的基础上，本发明还提供一种多通道并行输入输出数字平滑滤波器的实现方法，包括以下步骤：N路输入信号Input1～InputN同时进入通道间累加器，计算所有通道对应的通道间累加和，通道间累加器的每一路输出信号与其经过延时为m的移位寄存器Z-m的输出信号进行减法运算，并将该减法运算的结果输入下一个相连的加法器，第1至第N-1路信号使用其前一个周期所对应第N路信号的滤波器输出值，计算本信号通道所对应的滤波器输出值。
在上述技术方案中，对于一组串行输入信号IN(n)，其所对的长度为L的单通道串行输入平滑滤波器输出值为：
其中：L为窗口长度，n为输入时刻，L、n均为正整数，OUT(n)为在n时刻输入的信号IN(n)对应的平滑滤波器输出值，其为在L个时钟内输入信号的平均值。
在上述技术方案中，所述单通道串行输入平滑滤波器输出值经过1：N串并转换器降低速率之后的信号为：
INp(ti，ci)＝IN((ti-1)·N+ci)，
其中：ti为表示信号INp输出时刻的正整数，ci为表示信号INp输出通道序号的正整数，ci取值范围是1到N。
在上述技术方案中，所述窗口长度为并行信号路数的整数倍。
在上述技术方案中，对于一个窗口长度为m·N的平滑滤波器，对应每一个输入信号INp的输出采用递归公式计算：
其中：N为并行通道数量，m为窗口长度对应N的倍数，m为正整数，ti为待计算信号输入时间点，ci为待计算信号所在通道序号，取值范围为从0到N的正整数，tj为ti+m的正整数。
在上述技术方案中，N路信号在ti时刻同时并行输入平滑滤波器，对于此时1～N并行通道中的任一通道ci输入信号INp(ti，ci)，其对应的输出信号为OUT(ti，ci)，信道间累加器计算同一个时钟周期内从信道1到所有并行通道c的累加和 c为1～N的正整数，所述递归公式中第一项多项式为累加器第N个输出通道在m个周期内的和：
在上述技术方案中，输入信号S(t，N)与其经过一个延时为m的移位寄存器Z-m的输出信号进行减法运算，并将该减法运算的差输入下一个相连的加法器，该加法器的另一端与输出端口通过一个延时为1的移位寄存器Z-1相连，该加法器的输出端口为所述递归公式中第一项所表示的运算，所述递归公式中后两项分别为在tj与tj+m时刻对应信道间累加器任一相同通道的输出值，两项的差通过一个减法器与一个延时为m的移位寄存器Z-m来实现。
与现有技术相比，本发明的优点如下：
本发明通过特殊设计的递归算法减少了并行通道之间的计算量，能够减少硬件资源消耗和提高运行速度，适用于窗口长度为并行通道数量整数倍的情况。
附图说明
图1是本发明实施例中滤波器的结构示意图。
图2是本发明实施例中所采用的递归算法总体框图。
图3是本发明实施例中所采用的递归算法示意图。
图4是本发明实施例的滤波器中第N个并行通道所采用的递归算法示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的详细描述。
参见图1所示，本发明实施例提供一种多通道并行输入输出数字平滑滤波器，包括通道间累加器、N个并行通道和一个延时为1的移位寄存器Z-1，N理论上可取任意正整数，实际中一般取为2的正整数次幂。通道间累加器包括N个并行输入端口和N个并行输出端口，通道间累加器的N个并行输出端口分别与N个并行通道相连。
参见图1所示，N个并行通道的内部结构相同，每个并行通道包括一个延时为m的移位寄存器Z-m、一个减法器和一个加法器，每个减法器包括一个被减数输入端口、一个减数输入端口和一个输出端口，每个加法器包括两个输入端口和一个输出端口，同一个通道中的移位寄存器Z-m的输入端口和减法器的被减数输入端口均与通道间累加器的对应输出端口相连，移位寄存器Z-m的输出端口与同一个通道中的减法器的减数输入端口相连，减法器的输出端口与同一个通道中的加法器的一个输入端口相连，所有通道中的加法器的另一个输入端口均与延时为1的移位寄存器Z-1相连，通道N内加法器的输出端口output1与移位寄存器Z-1相连，通道N内加法器的输出端口为多通道并行输入输出数字平滑滤波器的输出端口。
参见图1所示，上述多通道并行输入输出数字平滑滤波器的实现方法如下：
N路输入信号Input1～InputN同时进入通道间累加器，计算所有通道对应的通道间累加和，通道间累加器的每一路输出信号与其经过延时为m的移位寄存器Z-m的输出信号进行减法运算，并将该减法运算的结果输入下一个相连的加法器，第1至第N-1路信号使用其前一个周期所对应第N路信号的滤波器输出值，计算本信号通道所对应的滤波器输出值。
参见图2所示，对于一组串行输入信号IN(n)(n为输入时刻)，其所对的长度为L的单通道串行输入平滑滤波器输出值可以表示为：
公式1.1描述了窗口长度为L的单通道串行输入平滑滤波器输出值的数学表达式，L、n均为正整数，OUT(n)为在n时刻输入的信号IN(n)对应的平滑滤波器输出值，其为在L个时钟内输入信号的平均值。
上述单通道串行输入平滑滤波器输出值在其经过1:N串并转换器降低速率之后的信号可以表示为：
INp(ti，ci)＝IN(ti-1)·N+ci) (公式1.2)
在光通信系统中，由于当前数字芯片处理速度的限制，待处理的高速数字信号必须经过1:N串并转换器，将其转换为低速率再进行处理。公式1.2描述了经过1:N串并转换器后的生成的并行数字信号INp与原串行信号IN的关系，ti为表示信号INp输出时刻的正整数，ci为表示信号INp输出通道序号的正整数，ci取值范围是1到N。
由于在一定范围内增加或减少平滑滤波器的窗口长度不会影响平滑滤波器所起到的对噪声消除的功能，因此在上文所描述的经过串并转换器后的并行数字信号系统中，为了减少运算的复杂度，会选择窗口长度为并行信号路数的整数倍。
对于一个窗口长度为m·N的平滑滤波器(m为任意正整数)，对应每一个输入信号INp的输出(黑实线框里所有信号的和)可用下面的公式1.3描述的递归方法计算：
(公式1.3)
公式1.3中：N为并行通道数量，m为窗口长度对应N的倍数(正整数)，ti为待计算信号输入时间点，ci为待计算信号所在通道序号(取值范围为从0到N的正整数)，tj为ti+m的正整数。
下面详细说明公式1.3所描述的递归方法。
参见图2所示，N路信号在ti时刻同时并行输入平滑滤波器，对于在此时刻1～N并行通道中的任一通道ci输入信号INp(ti，ci)，其对应的输出信号可表示为OUT(ti，ci)，即图2中黑实线框部分包含信号的平均值，由于窗口长度为定值，所以其输出信号可直接通过黑实线框内信号求和计算。
上述求和过程又可表示为公式1.3所描述的三项多项式的关系进行运算：参见图3所示，首先使用一个信道间累加器计算同一个时钟周期内从信道1到所有并行通道c(c为1～N的正整数)的累加和 之后公式1.3中第一项多项式可转换为累加器
第N个输出通道在m个周期内的和：
上述过程所对应的递归算法参见图4所示：首先输入信号S(t，N)与其经过一个延时为m的移位寄存器Z-m的输出信号进行减法运算，并将该减法运算的差输入下一个相连的加法器，该加法器的另一端与输出端口通过一个延时为1的移位寄存器Z-1相连，该加法器的输出端口即为公式1.3中第一项所表示的运算，公式1.3中后两项分别为在tj与tj+m时刻对应信道间累加器任一相同通道的输出值，而该两项的差可以通过一个减法器与一个延时为m的移位寄存器Z-m来实现。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明包含这些改动和变型在内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
多通道并行输入输出数字平滑滤波器及其实现方法专利购买费用说明
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