专利摘要

本发明涉及一种分数阶忆容器的等效电路。其技术方案是：分数阶忆容器的等效电路的输入电流ia(t)通过第一电阻(25)、第二电阻(26)、第一电容(22)、第一电流传输器(1)和第一放大模块(2)的作用后得到所述等效电路电荷信号的电压值V02，VE经过第二放大模块(4)放大和压控移相器(19)移相；引入的控制信号α经过第一运算模块(7)、第二运算模块(15)、第三运算模块(17)运算后分别得到对应的电压值K1、电压值K2和电压值K3，第一电流传输器(1)、第二电流传输器(18)、第三电流传输器(20)和第一电容(22)构成的电路使分数阶忆容器的等效电路的输入电流ia(t)与输出电流ib(t)相等。本发明能精确模拟分数阶忆容器的电气特性，具有阶次调整方便、易于控制和精度高的特点。

权利要求

1.一种分数阶忆容器的等效电路，其特征在于所述分数阶忆容器的等效电路的两端分别为分数阶忆容器的等效电路的端子A和分数阶忆容器的等效电路的端子B；控制信号α加在分数阶忆容器的等效电路的端子C与分数阶忆容器的等效电路的端子GND之间；

所述分数阶忆容器的等效电路的端子A分别与第一电流传输器(1)的端子E1+、频率/电压转换器(24)的端子Fi和第一电容(22)的端子C12连接；

分数阶忆容器的等效电路的端子B与第二电流传输器(18)的端子E2-连接；

第一电流传输器(1)的端子E1-与第二电阻(26)的端子R22连接，第一电流传输器(1)的端子E1i分别与第一电阻(25)的端子R12、第二放大模块(4)的端子W21连接，第二放大模块(4)的端子W22与压控移相器(19)的端子Φ0连接；第一电流传输器(1)的端子E1o与第一放大模块(2)的端子W11连接，第一放大模块(2)的端子W12与第一乘法器(3)的端子X1连接，第一乘法器(3)的端子Y1与电压源(5)的端子U0连接；

第一乘法器(3)的端子P1分别与第二乘法器(6)的端子X2、第五乘法器(12)的端子X5和第三加法器(14)的端子B3连接，第二乘法器(6)的端子Y2与第一运算模块(7)的端子K12连接，第二乘法器(6)的端子P2分别与第一加法器(8)的端子A1和第三乘法器(9)的端子X3连接，第一加法器(8)的端子B1与第三乘法器(9)的端子P3连接，第一加法器(8)的端子S1与第四乘法器(10)的端子X4连接，第四乘法器(10)的端子Y4与压控移相器(19)的端子Φ2连接，第四乘法器(10)的端子P4与第二加法器(11)的端子A2连接；第二加法器(11)的端子B2与第五乘法器(12)的端子P5连接，第五乘法器(12)的端子Y5与第三运算模块(17)的端子K32连接；

第二加法器(11)的端子S2与第六乘法器(13)的端子X6连接，第六乘法器(13)的端子Y6与第二运算模块(15)的端子K22连接，第六乘法器(13)的端子P6与第三加法器(14)的端子A3连接；第三加法器(14)的端子S3与模拟反相器(16)的端子Hi连接，模拟反相器(16)的端子Ho与第二电流传输器(18)的端子E2+连接，第二电流传输器(18)的端子E2i与第三电流传输器(20)的端子E3i连接，第三电流传输器(20)的端子E3-与第一电容(22)的端子C11连接；

频率/电压转换器(24)的端子Vo与第四运算模块(23)的端子K41连接，第四运算模块(23)的端子K42与第七乘法器(21)的端子X7连接，第七乘法器(21)的端子P7与第三乘法器(9)的端子Y3连接；

分数阶忆容器的等效电路的端子C分别与第一运算模块(7)的端子K11、第二运算模块(15)的端子K21、第三运算模块(17)的端子K31、压控移相器(19)的端子Φ1和第七乘法器(21)的端子Y7连接；

分数阶忆容器的等效电路的端子GND分别与第三电流传输器(20)的端子E3+、第二电阻(26)的端子R21和第一电阻(25)的端子R11连接；

所述分数阶忆容器的等效电路的电容值CM：

DM＝D1+D2{1+K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)]}(2)

式(1)式(2)中：DM表示分数阶忆容器的等效电路的容纳值；

D1表示第一电容(22)的容纳值；

D2表示电压源(5)的电压输出值；

I表示输入电流ia(t)的幅值；

K1表示第一运算模块(7)的电压输出值；

K2表示第二运算模块(15)的电压输出值；

K3表示第三运算模块(17)的电压输出值；

F表示第四运算模块(23)的电压输出值；

W表示第二放大模块(4)的电压放大倍数；

R1表示第一电阻(25)的电阻值；

f表示输入电流ia(t)的频率值；

t表示以秒为单位的时间值；

α表示忆容器的分数阶阶次，所述分数阶阶次等于控制信号的电压值；

所述第一运算模块(7)由1.2V电源(39)、第十一电阻(40)、第十二电阻(41)、第十三电阻(42)、第五运算放大器(43)和第十四电阻(44)组成；

第十四电阻(44)的端子R142分别与第十三电阻(42)的端子R131和第五运算放大器(43)的端子V5-连接，第五运算放大器(43)的端子V5+分别与第十一电阻(40)的端子R112和第十二电阻(41)的端子R121连接，第十一电阻(40)的端子R111与1.2V电源(39)的端子U1连接；第十二电阻(41)的端子R122与分数阶忆容器的等效电路的端子GND连接；

所述第一运算模块(7)的两端为端子K11和端子K12，第十四电阻(44)的端子R141与第一运算模块(7)的端子K11连接，第五运算放大器(43)的端子V5o和第十三电阻(42)的端子R132与第一运算模块(7)的端子K12连接；

所述第二运算模块(15)由第十五电阻(45)、第六运算放大器(46)、第十七电阻(47)、第十八电阻(48)、第十九电阻(49)、第七运算放大器(50)、第二十电阻(51)、-1V电源(52)和第十六电阻(53)组成；

第十五电阻(45)的端子R152分别与第十六电阻(53)的端子R161和第六运算放大器(46)的端子V6-连接，第六运算放大器(46)的端子V6o分别与第十六电阻(53)的端子R162和第十七电阻(47)的端子R171连接，第十七电阻(47)的端子R172分别与第十八电阻(48)的端子R181和第七运算放大器(50)的端子V7+连接，第七运算放大器(50)的端子V7-分别与第十九电阻(49)的端子R191和第二十电阻(51)的端子R202连接，第二十电阻(51)的端子R201与-1V电源(52)的端子U2连接；第六运算放大器(46)的端子V6+和第十八电阻(48)的端子R182与分数阶忆容器的等效电路的端子GND连接；

所述第二运算模块(15)的两端为端子K21和端子K22，第十五电阻(45)的端子R151与第二运算模块(15)的端子K21连接，第十九电阻(49)的端子R192和第七运算放大器(50)的端子V7o与第二运算模块(15)的端子K22连接；

所述第三运算模块(17)由第二十一电阻(54)、第八运算放大器(55)、第二十三电阻(56)、第二十四电阻(57)、第二十五电阻(58)、第九运算放大器(59)、第二十六电阻(60)、0.5V电源(61)和第二十二电阻(62)组成；

第二十一电阻(54)的端子R212分别与第二十二电阻(62)的端子R221和第八运算放大器(55)的端子V8-连接，第八运算放大器(55)的端子V8o分别与第二十二电阻(62)的端子R222和第二十三电阻(56)的端子R231连接，第二十三电阻(56)的端子R232分别与第二十四电阻(57)的端子R241和第九运算放大器(59)的端子V9+连接，第九运算放大器(59)的端子V9-分别与第二十五电阻(58)的端子R251和第二十六电阻(60)的端子R262连接，第二十六电阻(60)的端子R261与0.5V电源(61)的端子U3连接；第八运算放大器(55)的端子V8+和第二十四电阻(57)的端子R242与分数阶忆容器的等效电路的端子GND连接；

第三运算模块(17)的两端为端子K31和端子K32，第二十一电阻(54)的端子R211与第三运算模块(17)的端子K31连接，第二十五电阻(58)的端子R252和第九运算放大器(59)的端子V9o与第三运算模块(17)的端子K32连接；

所述第四运算模块(23)由第二十七电阻(63)、第二十八电阻(64)、第十运算放大器(65)、第三十一电阻(66)、第十一运算放大器(67)、第三十二电阻(68)、第三十电阻(69)、第二十九电阻(70)和1V电源(71)组成；

第二十七电阻(63)的端子R272分别与第二十八电阻(64)的端子R281和第十运算放大器(65)的端子V10+连接，第十运算放大器(65)的端子V10-分别与第三十电阻(69)的端子R301和第二十九电阻(70)的端子R292连接，第二十九电阻(70)的端子R291与1V电源(71)的端子U4连接；第十运算放大器(65)的端子V10o分别与第三十电阻(69)的端子R302和第三十一电阻(66)的端子R311连接，第三十一电阻(66)的端子R312分别与第十一运算放大器(67)的端子V11-和第三十二电阻(68)的端子R321连接；第十一运算放大器(67)的端子V11+和第二十八电阻(64)的端子R282与分数阶忆容器的等效电路的端子GND连接；

第四运算模块(23)的两端为端子K41和端子K42，第二十七电阻(63)的端子R271与第四运算模块(23)的端子K41连接，第三十二电阻(68)的端子R322和第十一运算放大器(67)的端子V11o与第四运算模块(23)的端子K42连接。

2.根据权利要求1所述的分数阶忆容器的等效电路，其特征在于所述第一放大模块(2)由第三电阻(27)、第四电阻(28)、第一运算放大器(29)、第五电阻(30)、第六电阻(31)和第二运算放大器(32)组成；

第三电阻(27)的端子R32分别与第四电阻(28)的端子R41和第一运算放大器(29)的端子V1-连接，第一运算放大器(29)的端子V1o分别与第四电阻(28)的端子R42和第五电阻(30)的端子R51连接，第五电阻(30)的端子R52分别与第六电阻(31)的端子R61和第二运算放大器(32)的端子V2-连接；第二运算放大器(32)的端子V2+和第一运算放大器(29)的端子V1+与分数阶忆容器的等效电路的端子GND连接；

所述第一放大模块(2)的两端为端子W11和端子W12，第三电阻(27)的端子R31与第一放大模块(2)的端子W11连接，第六电阻(31)的端子R62和第二运算放大器(32)的端子V2o与第一放大模块(2)的端子W12连接。

3.根据权利要求1所述的分数阶忆容器的等效电路，其特征在于所述第二放大模块(4)由第七电阻(33)、第八电阻(34)、第三运算放大器(35)、第九电阻(36)、第十电阻(37)和第四运算放大器(38)组成；

第七电阻(33)的端子R72分别与第八电阻(34)的端子R81和第三运算放大器(35)的端子V3-连接，第三运算放大器(35)的端子V3o分别与第八电阻(34)的端子R82和第九电阻(36)的端子R91连接，第九电阻(36)的端子R92分别与第十电阻(37)的端子R101和第四运算放大器(38)的端子V4-连接；第三运算放大器(35)的端子V3+和第四运算放大器(38)的端子V4+与分数阶忆容器的等效电路的端子GND连接；

所述第二放大模块(4)的两端为端子W21和端子W22，第七电阻(33)的端子R71与第二放大模块(4)的端子W21连接，第十电阻(37)的端子R102和第四运算放大器(38)的端子V4o与第二放大模块(4)的端子W22连接。

4.根据权利要求1所述的分数阶忆容器的等效电路，其特征在于所述模拟反相器(16)由第三十三电阻(72)、第三十四电阻(73)和第十二运算放大器(74)组成；

第三十三电阻(72)的端子R332分别与第三十四电阻(73)的端子R341和第十二运算放大器(74)的端子V12-连接，第十二运算放大器(74)的端子V12+与分数阶忆容器的等效电路的端子GND连接；

所述模拟反相器(16)的两端为端子Hi和端子Ho，第三十三电阻(72)的端子R331与模拟反相器(16)的端子Hi连接，第三十四电阻(73)的端子R342和第十二运算放大器(74)的端子V12o与模拟反相器(16)的端子Ho连接。

5.根据权利要求1所述的分数阶忆容器的等效电路，其特征在于所述压控移相器(19)由第一结型场效应晶体管(75)、第三电容(76)、第三十五电阻(77)、第十三运算放大器(78)、第三十六电阻(79)、第三十七电阻(80)、第三十八电阻(81)、第二结型场效应晶体管(82)和第二电容(83)组成；

第一结型场效应晶体管(75)的端子G13分别与第三电容(76)的端子C31和第三十五电阻(77)的端子R351连接，第三十五电阻(77)的端子R352分别与第十三运算放大器(78)的端子V13+和第三十六电阻(79)的端子R361连接，第二电容(83)的端子C22分别与第二结型场效应晶体管(82)的端子G21和第三十八电阻(81)的端子R381连接，第三十八电阻(81)的端子R382分别与第十三运算放大器(78)的端子V13-和第三十七电阻(80)的端子R371连接；

分数阶忆容器的等效电路的端子GND分别与第三电容(76)的端子C32、第二结型场效应晶体管(82)的端子G23、第三十六电阻(79)的端子R362连接；

所述压控移相器(19)分别有端子Φ0、端子Φ1和端子Φ2；第一结型场效应晶体管(75)的端子G11和第二电容(83)的端子C21与压控移相器(19)的端子Φ0连接，第一结型场效应晶体管(75)的端子G12和第二结型场效应晶体管(82)的端子G22与压控移相器(19)的端子Φ1连接，第十三运算放大器(78)的端子V13o和第三十七电阻(80)的端子R372与压控移相器(19)的端子Φ2连接。

说明书

技术领域

本发明属于忆容器的等效电路技术领域。具体涉及一种分数阶忆容器的等效电路。

背景技术

2009年Ventra和蔡少棠教授等人在忆阻器的基础上拓展出记忆元件的概念(Ventra M D,Pershin Y V,Chua L O.Circuit Elements With Memory:Memristors,Memcapacitors,and Meminductors[J].Proceedings of the IEEE,2009,97(10):1715-1716)，并给出了忆容器和忆感器的相关定义以后，记忆元件的特性引起了更多研究人员的关注。

Pershin等人根据忆阻器和忆容器的转换关系，采用已有的电路元器件来设计满足这种转换关系的电路，把忆阻器转换成忆容器(Pershin Y V,Ventra M D.Memristivecircuits simulate memcapacitors and meminductors[J].Electronics Letters,2010,46(7):517-518)，但所实现的电路比较简单，只能在特定的简化条件下近似实现忆容器的特性，而且所实现的忆容器中包含了寄生电阻使得忆容器不够精确。Biolek等人指出根据忆阻器和忆容器的转换关系所设计忆容器模拟电路的不足之后，设计出了不含寄生电阻的接地型荷控忆容器(Biolek D,Biolkova V.Mutator for transforming memristor intomemcapacitor[J].Electronics Letters,2010,46(21):1428-1429)。接着，杨凌等人(杨凌,胡丙萌,苏婧,等.一种荷控忆容器的电路模拟器设计及其基本特性分析[J].电子元件与材料,2016,35(7):98-104)指出接地忆容器的缺点之后，设计出了不包含忆阻器的浮地型忆容器的等效电路。

2013年丘东元等人发明了“一种忆容器的实现电路及其实现方法”(CN103559328A)，之后王光义等人也发明出了“一种磁控忆容器的等效电路”(CN105373677A)和“指数型磁控忆容器的等效电路”(CN105701306A)。这些发明都是根据忆容器的定义式用电阻、电容、运算放大器的等常规电子元器件实现的忆容器的简易模拟电路，只能模拟出忆容器一些最基本的特性。于是，于东升等人发明了“一种磁链耦合型忆容器模拟电路”(CN104811182A)，该电路是用基本电路元件和有源芯片实现的耦合系数可以平滑调节的忆容器模拟器，能很好地展现出忆容器的动态和稳态特性。以上的发明都是阶次为1的整数阶忆容器模拟电路，陆益民等人发明了“忆容器的实现电路以及任意阶次忆容器电路的实现方法”(CN104573183A)，可以模拟1阶及1阶以上的整数阶忆容器，为了得到一阶以上的忆容器，需要把多个一阶忆容器的等效电路作为基本单元级联在一起，阶次不同的忆容器，它的等效电路也不相同，而且，阶次越高，等效电路越复杂。因此，不同阶次忆容器的实现十分麻烦。

上述的这些忆容器的等效电路都是模拟整数阶忆容器的。而实际物理系统在本质上是分数阶的，整数阶微积分难以准确地描述实际的物理系统，因此，只有分数阶微积分理论建立的模型才能更好地描述分数阶的系统(张艳珠.分数阶微积分理论及其应用研究[D].[博士论文]东北大学,2008,7-34)。在处理电路与系统中的非线性问题，特别是分析忆容器的等记忆元件的非线性特性时，分数阶微积分将会成为一种新的工具。

近年来，已有研究人员提出了分数阶的忆阻器模型(Pu F,YuanX.Fracmemristor:Fractional-Order Memristor[J].IEEE Access,2017,4:1872-1888)，吴宇鑫等人在分析了忆阻器与忆容器之间相互转换条件的基础上，使用线性变换电路和分数阶忆阻器构造了一种分数阶忆容器(吴宇鑫.一种忆阻器的分数阶模型及其应用研究[D].[硕士论文]武汉科技大学,2016)，这种忆容器的忆容值及其特性在一定程度上依赖于忆阻器的特性。如果忆阻器的模型不够精确，忆容器的特性也不够准确。

发明内容

本发明旨在克服现有技术的缺陷，目的是提供一种能够精确模拟分数阶忆容器的电气特性、分数阶阶次调整方便、易于控制和精度高的分数阶忆容器的等效电路。

为实现上述目的，本发明采用的技术方案是：

所述分数阶忆容器的等效电路的两端分别为分数阶忆容器的等效电路的端子A和分数阶忆容器的等效电路的端子B；控制信号α加在分数阶忆容器的等效电路的端子C与分数阶忆容器的等效电路的端子GND之间，用来改变分数阶忆容器的阶次。

所述分数阶忆容器的等效电路的端子A分别与第一电流传输器的端子E1+、频率/电压转换器的端子Fi和第一电容的端子C12连接。

分数阶忆容器的等效电路的端子B与第二电流传输器的端子E2-连接。

第一电流传输器的端子E1-与第二电阻的端子R22连接，第一电流传输器的端子E1i分别与第一电阻的端子R12、第二放大模块的端子W21连接，第二放大模块的端子W22与压控移相器的端子Φ0连接；第一电流传输器的端子E1o与第一放大模块的端子W11连接，第一放大模块的端子W12与第一乘法器的端子X1连接，第一乘法器的端子Y1与电压源的端子U0连接。

第一乘法器的端子P1分别与第二乘法器的端子X2、第五乘法器的端子X5和第三加法器的端子B3连接，第二乘法器的端子Y2与第一运算模块的端子K12连接，第二乘法器的端子P2分别与第一加法器的端子A1和第三乘法器的端子X3连接，第一加法器的端子B1与第三乘法器的端子P3连接，第一加法器的端子S1与第四乘法器的端子X4连接，第四乘法器的端子Y4与压控移相器的端子Φ2连接，第四乘法器的端子P4与第二加法器的端子A2连接；第二加法器的端子B2与第五乘法器的端子P5连接，第五乘法器的端子Y5与第三运算模块的端子K32连接。

第二加法器的端子S2与第六乘法器的端子X6连接，第六乘法器的端子Y6与第二运算模块的端子K22连接，第六乘法器的端子P6与第三加法器的端子A3连接；第三加法器的端子S3与模拟反相器的端子Hi连接，模拟反相器的端子Ho与第二电流传输器的端子E2+连接，第二电流传输器的端子E2i与第三电流传输器的端子E3i连接，第三电流传输器的端子E3-与第一电容的端子C11连接。

频率/电压转换器的端子Vo与第四运算模块的端子K41连接，第四运算模块的端子K42与第七乘法器的端子X7连接，第七乘法器的端子P7与第三乘法器的端子Y3连接。

分数阶忆容器的等效电路的端子C分别与第一运算模块的端子K11、第二运算模块的端子K21、第三运算模块的端子K31、压控移相器的端子Φ1和第七乘法器的端子Y7连接。

分数阶忆容器的等效电路的端子GND分别与第三电流传输器的端子E3+、第二电阻的端子R21和第一电阻的端子R11连接。

所述分数阶忆容器的等效电路的电容值CM：

DM＝D1+D2{1+K2[K3+K1(Fα+1)WR1Isin(2πft-π/2α)]}(2)

式(1)式(2)中：DM表示分数阶忆容器的等效电路的容纳值；

D1表示第一电容的容纳值；

D2表示电压源的电压输出值；

I表示输入电流ia(t)的幅值；

K1表示第一运算模块的电压输出值；

K2表示第二运算模块的电压输出值；

K3表示第三运算模块的电压输出值；

F表示第四运算模块的电压输出值；

W表示第二放大模块的电压放大倍数；

R1表示第一电阻的电阻值；

f表示输入电流ia(t)的频率值；

t表示以秒为单位的时间值；

α表示忆容器的分数阶阶次，所述分数阶阶次等于控制信号的电压值。

所述第一放大模块由第三电阻、第四电阻、第一运算放大器、第五电阻、第六电阻和第二运算放大器组成。

第三电阻的端子R32分别与第四电阻的端子R41和第一运算放大器的端子V1-连接，第一运算放大器的端子V1o分别与第四电阻的端子R42和第五电阻的端子R51连接，第五电阻的端子R52分别与第六电阻的端子R61和第二运算放大器的端子V2-连接；第二运算放大器的端子V2+和第一运算放大器的端子V1+与分数阶忆容器的等效电路的端子GND连接。

所述第一放大模块的两端为端子W11和端子W12，第三电阻的端子R31与第一放大模块的端子W11连接，第六电阻的端子R62和第二运算放大器的端子V2o与第一放大模块的端子W12连接。

所述第二放大模块由第七电阻、第八电阻、第三运算放大器、第九电阻、第十电阻和第四运算放大器组成。

第七电阻的端子R72分别与第八电阻的端子R81和第三运算放大器的端子V3-连接，第三运算放大器的端子V3o分别与第八电阻的端子R82和第九电阻的端子R91连接，第九电阻的端子R92分别与第十电阻的端子R101和第四运算放大器的端子V4-连接；第三运算放大器的端子V3+和第四运算放大器的端子V4+与分数阶忆容器的等效电路的端子GND连接。

所述第二放大模块的两端为端子W21和端子W22，第七电阻的端子R71与第二放大模块的端子W21连接，第十电阻的端子R102和第四运算放大器的端子V4o与第二放大模块的端子W22连接。

所述第一运算模块由1.2V电源、第十一电阻、第十二电阻、第十三电阻、第五运算放大器和第十四电阻组成。

第十四电阻的端子R142分别与第十三电阻的端子R131和第五运算放大器的端子V5-连接，第五运算放大器的端子V5+分别与第十一电阻的端子R112和第十二电阻的端子R121连接，第十一电阻的端子R111与1.2V电源的端子U1连接；第十二电阻的端子R122与分数阶忆容器的等效电路的端子GND连接。

所述第一运算模块的两端为端子K11和端子K12，第十四电阻的端子R141与第一运算模块的端子K11连接，第五运算放大器的端子V5o和第十三电阻的端子R132与第一运算模块的端子K12连接。

所述第二运算模块由第十五电阻、第六运算放大器、第十七电阻、第十八电阻、第十九电阻、第七运算放大器、第二十电阻、-1V电源和第十六电阻组成。

第十五电阻的端子R152分别与第十六电阻的端子R161和第六运算放大器的端子V6-连接，第六运算放大器的端子V6o分别与第十六电阻的端子R162和第十七电阻的端子R171连接，第十七电阻的端子R172分别与第十八电阻的端子R181和第七运算放大器的端子V7+连接，第七运算放大器的端子V7-分别与第十九电阻的端子R191和第二十电阻的端子R202连接，第二十电阻的端子R201与-1V电源的端子U2连接；第六运算放大器的端子V6+和第十八电阻的端子R182与分数阶忆容器的等效电路的端子GND连接。

所述第二运算模块的两端为端子K21和端子K22，第十五电阻的端子R151与第二运算模块的端子K21连接，第十九电阻的端子R192和第七运算放大器的端子V7o与第二运算模块的端子K22连接。

所述第三运算模块由第二十一电阻、第八运算放大器、第二十三电阻、第二十四电阻、第二十五电阻、第九运算放大器、第二十六电阻、0.5V电源和第二十二电阻组成。

第二十一电阻的端子R212分别与第二十二电阻的端子R221和第八运算放大器的端子V8-连接，第八运算放大器的端子V8o分别与第二十二电阻的端子R222和第二十三电阻的端子R231连接，第二十三电阻的端子R232分别与第二十四电阻的端子R241和第九运算放大器的端子V9+连接，第九运算放大器的端子V9-分别与第二十五电阻的端子R251和第二十六电阻的端子R262连接，第二十六电阻的端子R261与0.5V电源的端子U3连接；第八运算放大器的端子V8+和第二十四电阻的端子R242与分数阶忆容器的等效电路的端子GND连接。

第三运算模块的两端为端子K31和端子K32，第二十一电阻的端子R211与第三运算模块的端子K31连接，第二十五电阻的端子R252和第九运算放大器的端子V9o与第三运算模块的端子K32连接。

所述第四运算模块由第二十七电阻、第二十八电阻、第十运算放大器、第三十一电阻、第十一运算放大器、第三十二电阻、第三十电阻、第二十九电阻和1V电源组成。

第二十七电阻的端子R272分别与第二十八电阻的端子R281和第十运算放大器的端子V10+连接，第十运算放大器的端子V10-分别与第三十电阻的端子R301和第二十九电阻的端子R292连接，第二十九电阻的端子R291与1V电源的端子U4连接；第十运算放大器的端子V10o分别与第三十电阻的端子R302和第三十一电阻的端子R311连接，第三十一电阻的端子R312分别与第十一运算放大器的端子V11-和第三十二电阻的端子R321连接；第十一运算放大器的端子V11+和第二十八电阻的端子R282与分数阶忆容器的等效电路的端子GND连接。

第四运算模块的两端为端子K41和端子K42，第二十七电阻的端子R271与第四运算模块的端子K41连接，第三十二电阻的端子R322和第十一运算放大器的端子V11o与第四运算模块的端子K42连接。

所述模拟反相器由第三十三电阻、第三十四电阻和第十二运算放大器组成。

第三十三电阻的端子R332分别与第三十四电阻的端子R341和第十二运算放大器的端子V12-连接，第十二运算放大器的端子V12+与分数阶忆容器的等效电路的端子GND连接。

所述模拟反相器的两端为端子Hi和端子Ho，第三十三电阻的端子R331与模拟反相器的端子Hi连接，第三十四电阻的端子R342和第十二运算放大器的端子V12o与模拟反相器的端子Ho连接。

所述压控移相器由第一结型场效应晶体管、第三电容、第三十五电阻、第十三运算放大器、第三十六电阻、第三十七电阻、第三十八电阻、第二结型场效应晶体管和第二电容组成。

第一结型场效应晶体管的端子G13分别与第三电容的端子C31和第三十五电阻的端子R351连接，第三十五电阻的端子R352分别与第十三运算放大器的端子V13+和第三十六电阻的端子R361连接，第二电容的端子C22分别与第二结型场效应晶体管的端子G21和第三十八电阻的端子R381连接，第三十八电阻的端子R382分别与第十三运算放大器的端子V13-和第三十七电阻的端子R371连接。

分数阶忆容器的等效电路的端子GND分别与第三电容的端子C32、第二结型场效应晶体管的端子G23、第三十六电阻的端子R362连接。

所述压控移相器分别有端子Φ0、端子Φ1和端子Φ2；第一结型场效应晶体管的端子G11和第二电容的端子C21与压控移相器的端子Φ0连接，第一结型场效应晶体管的端子G12和第二结型场效应晶体管的端子G22与压控移相器的端子Φ1连接，第十三运算放大器的端子V13o和第三十七电阻的端子R372与压控移相器的端子Φ2连接。

由于采用上述技术方案，本发明具有如下积极效果：

本发明的输入电流ia(t)通过第一电阻、第二电阻、第一电容、第一电流传输器和第一放大模块的作用后得到所述等效电路电荷信号的电压值V02，VE经过第二放大模块放大和压控移相器移相；引入的控制信号α经过第一运算模块、第二运算模块、第三运算模块运算后分别得到对应的电压值K1、电压值K2和电压值K3，第一电流传输器、第二电流传输器、第三电流传输器和第一电容构成的电路使分数阶忆容器的等效电路的输入电流ia(t)与输出电流ib(t)相等，本发明能精确模拟分数阶忆容器的电气特性。

本发明在电路中引入了一个控制信号α，使得分数阶忆容器的等效电路的分数阶阶次随着控制信号α的改变而改变，从而改变了分数阶忆容器的电气特性，就使得本发明的等效电路能方便地模拟分数阶忆容器在不同阶次时的电气特性，而且阶次的调整只需通过改变控制信号α的大小就可以完成。

本发明采用的电阻、电容以及控制信号α均具有很高的精度，能准确地检测输入信号的频率。

因此，本发明能精确模拟分数阶忆容器的电气特性，具有阶次调整方便、易于控制和精度高的特点。

附图说明

图1是本发明的一种结构示意图；

图2是图1中的第一放大模块2的结构示意图；

图3是图1中的第二放大模块4的结构示意图；

图4是图1中的第一运算模块7的结构示意图；

图5是图1中的第二运算模块15的结构示意图；

图6是图1中的第三运算模块17的结构示意图；

图7是图1中的第四运算模块23的结构示意图；

图8是图1中的模拟反相器16的结构示意图。

图9是图1中的压控移向器19的结构示意图。

具体实施方式

下面结合附图和具体实施方式对本发明做进一步的描述，并非对本发明保护范围的限制。

实施例1

一种分数阶忆容器的等效电路。如图1所示：所述分数阶忆容器的等效电路的两端分别为分数阶忆容器的等效电路的端子A和分数阶忆容器的等效电路的端子B；控制信号α加在分数阶忆容器的等效电路的端子C与分数阶忆容器的等效电路的端子GND之间，用来改变分数阶忆容器的阶次。

如图1所示：所述分数阶忆容器的等效电路的端子A分别与第一电流传输器1的端子E1+、频率/电压转换器24的端子Fi和第一电容22的端子C12连接。

如图1所示：分数阶忆容器的等效电路的端子B与第二电流传输器18的端子E2-连接。

如图1所示：第一电流传输器1的端子E1-与第二电阻26的端子R22连接，第一电流传输器1的端子E1i分别与第一电阻25的端子R12、第二放大模块4的端子W21连接，第二放大模块4的端子W22与压控移相器19的端子Φ0连接；第一电流传输器1的端子E1o与第一放大模块2的端子W11连接，第一放大模块2的端子W12与第一乘法器3的端子X1连接，第一乘法器3的端子Y1与电压源5的端子U0连接。

如图1所示：第一乘法器3的端子P1分别与第二乘法器6的端子X2、第五乘法器12的端子X5和第三加法器14的端子B3连接，第二乘法器6的端子Y2与第一运算模块7的端子K12连接，第二乘法器6的端子P2分别与第一加法器8的端子A1和第三乘法器9的端子X3连接，第一加法器8的端子B1与第三乘法器9的端子P3连接，第一加法器8的端子S1与第四乘法器10的端子X4连接，第四乘法器10的端子Y4与压控移相器19的端子Φ2连接，第四乘法器10的端子P4与第二加法器11)的端子A2连接；第二加法器11的端子B2与第五乘法器12的端子P5连接，第五乘法器12的端子Y5与第三运算模块17的端子K32连接。

如图1所示：第二加法器11的端子S2与第六乘法器13的端子X6连接，第六乘法器13的端子Y6与第二运算模块15的端子K22连接，第六乘法器13的端子P6与第三加法器14的端子A3连接；第三加法器14的端子S3与模拟反相器16的端子Hi连接，模拟反相器16的端子Ho与第二电流传输器18的端子E2+连接，第二电流传输器18的端子E2i与第三电流传输器20的端子E3i连接，第三电流传输器20的端子E3-与第一电容22的端子C11连接。

如图1所示：频率/电压转换器24的端子Vo与第四运算模块23的端子K41连接，第四运算模块23的端子K42与第七乘法器21的端子X7连接，第七乘法器21的端子P7与第三乘法器9的端子Y3连接。

如图1所示：分数阶忆容器的等效电路的端子C分别与第一运算模块7的端子K11、第二运算模块15的端子K21、第三运算模块17的端子K31、压控移相器19的端子Φ1和第七乘法器21的端子Y7连接。

如图1所示：分数阶忆容器的等效电路的端子GND分别与第三电流传输器20的端子E3+、第二电阻26的端子R21和第一电阻25的端子R11连接。

如图2所示：所述第一放大模块2由第三电阻27、第四电阻28、第一运算放大器29、第五电阻30、第六电阻31和第二运算放大器32组成。

如图2所示：第三电阻27的端子R32分别与第四电阻28的端子R41和第一运算放大器29的端子V1-连接，第一运算放大器29的端子V1o分别与第四电阻28的端子R42和第五电阻30的端子R51连接，第五电阻30的端子R52分别与第六电阻31的端子R61和第二运算放大器32的端子V2-连接；第二运算放大器32的端子V2+和第一运算放大器29的端子V1+与分数阶忆容器的等效电路的端子GND连接。

如图2所示：所述第一放大模块2的两端为端子W11和端子W12，第三电阻27的端子R31与第一放大模块2的端子W11连接，第六电阻31的端子R62和第二运算放大器32的端子V2o与第一放大模块2的端子W12连接。

如图3所示：所述第二放大模块4由第七电阻33、第八电阻34、第三运算放大器35、第九电阻36、第十电阻37和第四运算放大器38组成。

如图3所示：第七电阻33的端子R72分别与第八电阻34的端子R81和第三运算放大器35的端子V3-连接，第三运算放大器35的端子V3o分别与第八电阻34的端子R82和第九电阻36的端子R91连接，第九电阻36的端子R92分别与第十电阻37的端子R101和第四运算放大器38的端子V4-连接；第三运算放大器35的端子V3+和第四运算放大器38的端子V4+与分数阶忆容器的等效电路的端子GND连接。

如图3所示：所述第二放大模块4的两端为端子W21和端子W22，第七电阻33的端子R71与第二放大模块4的端子W21连接，第十电阻37的端子R102和第四运算放大器38的端子V4o与第二放大模块4的端子W22连接。

如图4所示：所述第一运算模块7由1.2V电源39、第十一电阻40、第十二电阻41、第十三电阻42、第五运算放大器43和第十四电阻44组成。

如图4所示：第十四电阻44的端子R142分别与第十三电阻42的端子R131和第五运算放大器43的端子V5-连接，第五运算放大器43的端子V5+分别与第十一电阻40的端子R112和第十二电阻41的端子R121连接，第十一电阻40的端子R111与1.2V电源39的端子U1连接；第十二电阻41的端子R122与分数阶忆容器的等效电路的端子GND连接。

如图4所示：所述第一运算模块7的两端为端子K11和端子K12，第十四电阻44的端子R141与第一运算模块7的端子K11连接，第五运算放大器43的端子V5o和第十三电阻42的端子R132与第一运算模块7的端子K12连接。

如图5所示：所述第二运算模块15由第十五电阻45、第六运算放大器46、第十七电阻47、第十八电阻48、第十九电阻49、第七运算放大器50、第二十电阻51、-1V电源52和第十六电阻53组成。

如图5所示：第十五电阻45的端子R152分别与第十六电阻53的端子R161和第六运算放大器46的端子V6-连接，第六运算放大器46的端子V6o分别与第十六电阻53的端子R162和第十七电阻47的端子R171连接，第十七电阻47的端子R172分别与第十八电阻48的端子R181和第七运算放大器50的端子V7+连接，第七运算放大器50的端子V7-分别与第十九电阻49的端子R191和第二十电阻51的端子R202连接，第二十电阻51的端子R201与-1V电源52的端子U2连接；第六运算放大器46的端子V6+和第十八电阻48的端子R182与分数阶忆容器的等效电路的端子GND连接。

如图5所示：所述第二运算模块15的两端为端子K21和端子K22，第十五电阻45的端子R151与第二运算模块15的端子K21连接，第十九电阻49的端子R192和第七运算放大器50的端子V7o与第二运算模块15的端子K22连接。

如图6所示：所述第三运算模块17由第二十一电阻54、第八运算放大器55、第二十三电阻56、第二十四电阻57、第二十五电阻58、第九运算放大器59、第二十六电阻60、0.5V电源61和第二十二电阻62组成。

如图6所示：第二十一电阻54的端子R212分别与第二十二电阻62的端子R221和第八运算放大器55的端子V8-连接，第八运算放大器55的端子V8o分别与第二十二电阻62的端子R222和第二十三电阻56的端子R231连接，第二十三电阻56的端子R232分别与第二十四电阻57的端子R241和第九运算放大器59的端子V9+连接，第九运算放大器59的端子V9-分别与第二十五电阻58的端子R251和第二十六电阻60的端子R262连接，第二十六电阻60的端子R261与0.5V电源61的端子U3连接；第八运算放大器55的端子V8+和第二十四电阻57的端子R242与分数阶忆容器的等效电路的端子GND连接。

如图6所示：第三运算模块17的两端为端子K31和端子K32，第二十一电阻54的端子R211与第三运算模块17的端子K31连接，第二十五电阻58的端子R252和第九运算放大器59的端子V9o与第三运算模块17的端子K32连接。

如图7所示：所述第四运算模块23由第二十七电阻63、第二十八电阻64、第十运算放大器65、第三十一电阻66、第十一运算放大器67、第三十二电阻68、第三十电阻69、第二十九电阻70和1V电源71组成。

如图7所示：第二十七电阻63的端子R272分别与第二十八电阻64的端子R281和第十运算放大器65的端子V10+连接，第十运算放大器65的端子V10-分别与第三十电阻69的端子R301和第二十九电阻70的端子R292连接，第二十九电阻70的端子R291与1V电源71的端子U4连接；第十运算放大器65的端子V10o分别与第三十电阻69的端子R302和第三十一电阻66的端子R311连接，第三十一电阻66的端子R312分别与第十一运算放大器67的端子V11-和第三十二电阻68的端子R321连接；第十一运算放大器67的端子V11+和第二十八电阻64的端子R282与分数阶忆容器的等效电路的端子GND连接。

如图7所示：第四运算模块23的两端为端子K41和端子K42，第二十七电阻63的端子R271与第四运算模块23的端子K41连接，第三十二电阻68的端子R322和第十一运算放大器67的端子V11o与第四运算模块23的端子K42连接。

如图8所示：所述模拟反相器16由第三十三电阻72、第三十四电阻73和第十二运算放大器74组成。

如图8所示：第三十三电阻72的端子R332分别与第三十四电阻73的端子R341和第十二运算放大器74的端子V12-连接，第十二运算放大器74的端子V12+与分数阶忆容器的等效电路的端子GND连接。

如图8所示：所述模拟反相器16的两端为端子Hi和端子Ho，第三十三电阻72的端子R331与模拟反相器16的端子Hi连接，第三十四电阻73的端子R342和第十二运算放大器74的端子V12o与模拟反相器16的端子Ho连接。

如图9所示：所述压控移相器19由第一结型场效应晶体管75、第三电容76、第三十五电阻77、第十三运算放大器78、第三十六电阻79、第三十七电阻80、第三十八电阻81、第二结型场效应晶体管82和第二电容83组成。

如图9所示：第一结型场效应晶体管75的端子G13分别与第三电容76的端子C31和第三十五电阻77的端子R351连接，第三十五电阻77的端子R352分别与第十三运算放大器78的端子V13+和第三十六电阻79的端子R361连接，第二电容83的端子C22分别与第二结型场效应晶体管82的端子G21和第三十八电阻81的端子R381连接，第三十八电阻81的端子R382分别与第十三运算放大器78的端子V13-和第三十七电阻80的端子R371连接；

如图9所示：分数阶忆容器的等效电路的端子GND分别与第三电容76的端子C32、第二结型场效应晶体管82的端子G23、第三十六电阻79的端子R362连接。

如图9所示：所述压控移相器19分别有端子Φ0、端子Φ1和端子Φ2；第一结型场效应晶体管75的端子G11和第二电容83的端子C21与压控移相器19的端子Φ0连接，第一结型场效应晶体管75的端子G12和第二结型场效应晶体管82的端子G22与压控移相器19的端子Φ1连接，第十三运算放大器78的端子V13o和第三十七电阻80的端子R372与压控移相器19的端子Φ2连接。

本实施例中：分数阶忆容器的等效电路的端子A的输入电流ia(t)＝Isin(2πft)，控制信号α加在分数阶忆容器的等效电路的端子C与分数阶忆容器的等效电路的端子GND之间，用来改变分数阶忆容器的阶次。在第一电容22、第二电流传输器18和第三电流传输器20的作用下，分数阶忆容器的等效电路的端子B输出电流ib(t)＝Isin(2πft)，分数阶忆容器的等效电路两端的电压为v(t)＝Va-Vb。

由电流传输器的特性可知，第一电阻25、第二电阻26、第一电容22和第一电流传输器1一起实现了对输入电流ia(t)的积分∫ia(t)dt＝q(t)，当第一电阻25的阻值R1和第二电阻26的阻值R2相等、第一电容22的电容值为C1和容纳值为D1时，第一电流传输器1的端子E1o输出的电压V01、第一电流传输器1的端子E1+的电压VE1+和分数阶忆容器的等效电路的端子A的电压Va之间满足：

V01＝VE1+＝Va＝1/C1∫ia(t)dt＝D1q(t)(1)

第一放大模块2的端子W12的电压输出值V02为：

V02＝q(t)(2)

当电压源5的输出电压值为D2时，第一乘法器3的端子P1的电压输出值VP1为：

VP1＝D2q(t)(3)

第二乘法器6的端子P2的电压输出值VP2为：

VP2＝D2q(t)K1(4)

第七乘法器21的端子P7的电压输出值VP7为：

VP7＝Fα(5)

第三乘法器9的端子P3的电压输出值VP3为：

VP3＝D2q(t)K1Fα(6)

第一加法器8的端子S1的电压输出值VS1为：

VS1＝D2q(t)K1(Fα+1)(7)

压控移相器19的端子Φ2的电压输出值V03为：

V03＝WR1I sin(2πft-π/2α)(8)

第四乘法器10的端子P4的电压输出值VP4为：

VP4＝D2q(t)K1(Fα+1)WR1I sin(2πft-π/2α)(9)

第五乘法器12的端子P5的电压输出值VP5为：

VP5＝D2q(t)K3(10)

第二加法器11的端子S2的电压输出值VS2为：

VS2＝D2q(t)[K3+K1(Fα+1)WR1I sin(2πft-π/2α)](11)

第六乘法器13的端子P6的电压输出值VP6为：

VP6＝D2q(t)K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)](12)

第三加法器14的端子S3的电压输出值VS3为：

VS3＝D2q(t){1+K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)]}(13)

由电流传输器的特性可得，第二电流传输器18的端子E2+和第二电流传输器18的端子E2-所对应的电压输入值VE2+与电压输出值VE2-满足：

VE2-＝VE2+＝-D2q(t){1+K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)]}(14)

分数阶忆容器的等效电路的端子B的电压输出值Vb为：

Vb＝VE2-＝-D2q(t){1+K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)]}(15)

因此，分数阶忆容器的等效电路两端的电压v(t)为：

v(t)＝Va-Vb＝D1q(t)+D2q(t){1+K2[K3+K1(Fα+1)WR1I sin(2πft-π/2α)]}(16)

又由分数阶忆容器的等效电路两端的电压满足v(t)＝DMq(t)，则分数阶忆容器的等效电路的电容值CM：

DM＝D1+D2{1+K2[K3+K1(Fα+1)WR1Isin(2πft-π/2α)]}(18)

式(17)式(18)中：DM表示分数阶忆容器的等效电路的容纳值；

D1表示第一电容22的容纳值；

D2表示电压源5的电压输出值；

I表示输入电流i(t)的幅值；

K1表示第一运算模块7的电压输出值；

K2表示第二运算模块15的电压输出值；

K3表示第三运算模块17的电压输出值；

F表示第四运算模块23的电压输出值；

W表示第二放大模块4的电压放大倍数；

R1表示第一电阻25的电阻值；

f表示输入电流i(t)的频率值；

t表示以秒为单位的时间值；

α表示忆容器的分数阶阶次，所述分数阶阶次等于控制信号的电压值。

本实施例中：引入的控制信号α经过第一运算模块7运算后得到的第一运算模块7的电压输出值K1＝1.2-α；引入的控制信号α经过第二运算模块15运算后得到的第二运算模块15的电压输出值K2＝1-0.5α；引入的控制信号α经过第三运算模块17运算后得到的第三运算模块17的电压输出值K3＝-0.25α-0.5；

本实施例中：输入电流ia(t)通过频率/电压转换器24和第四运算模块23的运算后得到第四运算模块23的电压输出值F＝19(1-f)；第二放大模块4的电压放大倍数W＝10R1。

则由式18，本实施例的的容纳值DM：

DM＝D1+D2{1+(1-0.5α)[(-0.25α-0.5)+(1.2-α)(1+1/9(1-f)α)10Isin(2πft-π/2α)]}

可见，本实施例的分数阶忆容器的等效电路为分数阶忆容器。

本具体实施方式与现有技术相比具有如下积极效果：

本具体实施方式的输入电流ia(t)通过第一电阻25、第二电阻26、第一电容22、第一电流传输器1和第一放大模块2的作用后得到所述等效电路电荷信号的电压值V02，VE经过第二放大模块4放大和压控移相器19移相；引入的控制信号α经过第一运算模块7、第二运算模块15、第三运算模块17运算后分别得到对应的电压值K1、电压值K2和电压值K3，第一电流传输器1、第二电流传输器18、第三电流传输器20和第一电容22构成的电路使分数阶忆容器的等效电路的输入电流ia(t)与输出电流ib(t)相等，本具体实施方式能精确模拟分数阶忆容器的电气特性。

本具体实施方式在电路中引入了一个控制信号α，使得分数阶忆容器的等效电路的分数阶阶次随着控制信号α的改变而改变，从而改变了分数阶忆容器的电气特性，就使得本具体实施方式的等效电路能方便地模拟分数阶忆容器在不同阶次时的电气特性，而且阶次的调整只需通过改变控制信号α的大小就可以完成；

本具体实施方式采用的电阻、电容以及控制信号α均具有很高的精度，能准确地检测输入信号的频率。

因此，本具体实施方式能精确模拟分数阶忆容器的电气特性，具有阶次调整方便、易于控制和精度高的特点。

一种分数阶忆容器的等效电路专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。