专利摘要

本发明公开了一种栅压自举异或/同或电路及与求和信号产生电路和进位信号产生电路共同组成的栅压自举一位全加器，特点是栅压自举异或/同或电路包括栅压自举同或产生电路和反相器，其中栅压自举同或产生电路由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管通过特殊的连接方式组成；优点是将异或/同或电路连接成栅压自举电路结构，通过栅极自举效应，提高了第三NMOS管或第四NMOS管的栅极电压，进而使高电平顺利通过第一NMOS管或第二NMOS管，电路输出达到全摆幅，提高了驱动下一级的能力，增大了整体电路的运行速度；全摆幅降低了电路的漏功耗，提高了电路的性能，最终有效地降低了整体电路的延时、功耗及功耗-延时积。

权利要求

1.一种栅压自举异或/同或电路，其特征在于包括栅压自举同或产生电路和反相器，所述的栅压自举同或产生电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一PMOS管的源极与外部电源的正极相连，所述的第一PMOS管的漏极与所述的第二PMOS管的源极相连，所述的第一PMOS管的栅极分别与所述的第一NMOS管的源极及所述的第三NMOS管的源极相连，所述的第二PMOS管的衬底与外部电源的正极相连，所述的第二PMOS管的栅极分别与所述的第二NMOS管的源极及所述的第四NMOS管的源极相连，所述的第二PMOS管的漏极分别与所述的第一NMOS管的漏极、所述的第二NMOS管的漏极及所述的反相器的输入端相连，所述的第二PMOS管的漏极作为栅压自举异或/同或电路的同或输出端，所述的反相器的输出端作为栅压自举异或/同或电路的异或输出端，所述的第一NMOS管的栅极与所述的第四NMOS管的漏极相连，所述的第一NMOS管的衬底接地，所述的第三NMOS管的栅极与外部电源的正极相连，所述的第三NMOS管的漏极与所述的第二NMOS管的栅极相连，所述的第二NMOS管的衬底接地，所述的第四NMOS管的栅极与外部电源的正极相连。

2.根据权利要求1所述的一种栅压自举异或/同或电路，其特征在于所述的反相器包括第三PMOS管和第五NMOS管，所述的第三PMOS管的栅极分别与所述的第二PMOS管的漏极及所述的第五NMOS管的栅极相连，所述的第三PMOS管的源极与外部电源的正极相连，所述的第三PMOS管的漏极与所述的第五NMOS管的漏极相连，所述的第三PMOS管的漏极作为栅压自举异或/同或电路的异或输出端，所述的第五NMOS管的源极接地。

3.使用权利要求1所述的栅压自举异或/同或电路组成的栅压自举一位全加器，其特征在于包括栅压自举异或/同或电路、求和信号产生电路和进位信号产生电路，所述的求和信号产生电路包括第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管，所述的进位信号产生电路包括第六PMOS管、第七PMOS管、第八NMOS管和第九NMOS管，所述的第四PMOS管的栅极分别与所述的第三PMOS管的漏极、所述的第五PMOS管的源极、所述的第八NMOS管的栅极及所述的第七PMOS管的栅极相连，所述的第四PMOS管的源极分别与所述的第六NMOS管的源极、所述的第七NMOS管的栅极、所述的第五PMOS管的栅极、所述的第六PMOS管的源极及所述的第八NMOS管的源极相连，所述的第四PMOS管的源极作为栅压自举一位全加器的进位输入端，所述的第六NMOS管的衬底接地，所述的第四PMOS管的漏极分别与所述的第六NMOS管的漏极、所述的第七NMOS管的漏极及所述的第五PMOS管的漏极相连，所述的第四PMOS管的漏极作为栅压自举一位全加器的求和输出端，所述的第四PMOS管的衬底与外部电源的正极相连，所述的第五PMOS管的衬底与外部电源的正极相连，所述的第六NMOS管的栅极分别与所述的第七NMOS管的源极、所述的第二PMOS管的漏极、所述的第六PMOS管的栅极及所述的第九NMOS管的栅极相连，所述的第七NMOS管的衬底接地，所述的第七PMOS管的源极分别与所述的第九NMOS管的源极及所述的第三NMOS管的源极相连，所述的第六PMOS管的漏极分别与所述的第八NMOS管的漏极、所述的第七PMOS管的漏极及所述的第九NMOS管的漏极相连，所述的第六PMOS管的漏极作为栅压自举一位全加器的进位输出端，所述的第六PMOS管的衬底及所述的第七PMOS管的衬底均与外部电源的正极相连，所述的第八NMOS管的衬底与所述的第九NMOS管的衬底均接地。

4.根据权利要求3所述的栅压自举一位全加器，其特征在于所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第五PMOS管的沟道长度、所述的第六PMOS管的沟道长度、所述的第七PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度、所述的第六NMOS管的沟道长度、所述的第七NMOS管的沟道长度、所述的第八NMOS管的沟道长度和所述的第九NMOS管的沟道长度均为标准工艺下最小沟道长度的1~1.2倍。

说明书

技术领域

本发明涉及一种异或电路，尤其是一种栅压自举异或/同或电路及栅压自举一位全加器。

背景技术

异或门属于应用较为广泛的门电路之一，往往需要对其进行低功耗的设计。

全加器作为电子系统的基本运算单元，在很多VLSI系统中具有非常广泛的应用，如在高性能微处理器和DSP处理器中，一位全加器的运算能力至关重要。一位全加器运算常常处于高性能处理器系统部件的关键路径中，尤其是在算术逻辑单元中一位全加器的运算性能对处理器的性能起着非常关键的作用。随着微处理器的运算速度越来越快，对快速一位全加器的需求也越来越高。其速度和功耗以及面积等的性能将直接影响到整个集成电路的整体性能。

延时、功耗和功耗-延时积是体现一位全加器性能的主要三个因素，优化这三个因素可以优化全加器的性能从而提高整体系统的性能，其中，功耗-延时积为功耗和延时的乘积，单位为焦耳，因此功耗-延时积是能量的衡量，可以作为一个开关器件性能的度量。许多学者提出多种使用不同逻辑的一位全加器 (见文献A.M. Shams, T.K. Darwish and M.A. Bayoumi, “Performance analysis of low-power 1-bit CMOS full adder cells,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 10, 2002, pp 20-29.)，这些一位全加器虽都有一定效果却也存在明显缺点，第一，存在阈值电压损耗，非全摆幅输出；第二，功耗或者功耗-延时积较大。

发明内容

本发明所要解决的技术问题是提供一种电路延时、功耗和功耗-延时积均较小的栅压自举异或/同或电路及栅压自举一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种栅压自举异或/同或电路，包括栅压自举同或产生电路和反相器，所述的栅压自举同或产生电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一PMOS管的源极与外部电源的正极相连，所述的第一PMOS管的漏极与所述的第二PMOS管的源极相连，所述的第一PMOS管的栅极分别与所述的第一NMOS管的源极及所述的第三NMOS管的源极相连，所述的第二PMOS管的衬底与外部电源的正极相连，所述的第二PMOS管的栅极分别与所述的第二NMOS管的源极及所述的第四NMOS管的源极相连，所述的第二PMOS管的漏极分别与所述的第一NMOS管的漏极、所述的第二NMOS管的漏极及所述的反相器的输入端相连，所述的第二PMOS管的漏极作为栅压自举异或/同或电路的同或输出端，所述的反相器的输出端作为栅压自举异或/同或电路的异或输出端，所述的第一NMOS管的栅极与所述的第四NMOS管的漏极相连，所述的第一NMOS管的衬底接地，所述的第三NMOS管的栅极与外部电源的正极相连，所述的第三NMOS管的漏极与所述的第二NMOS管的栅极相连，所述的第二NMOS管的衬底接地，所述的第四NMOS管的栅极与外部电源的正极相连。

所述的反相器包括第三PMOS管和第五NMOS管，所述的第三PMOS管的栅极分别与所述的第二PMOS管的漏极及所述的第五NMOS管的栅极相连，所述的第三PMOS管的源极与外部电源的正极相连，所述的第三PMOS管的漏极与所述的第五NMOS管的漏极相连，所述的第三PMOS管的漏极作为栅压自举异或/同或电路的异或输出端，所述的第五NMOS管的源极接地。

使用上述栅压自举异或/同或电路组成的栅压自举一位全加器，包括栅压自举异或/同或电路、求和信号产生电路和进位信号产生电路，所述的求和信号产生电路包括第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管，所述的进位信号产生电路包括第六PMOS管、第七PMOS管、第八NMOS管和第九NMOS管，所述的第四PMOS管的栅极分别与所述的第三PMOS管的漏极、所述的第五PMOS管的源极、所述的第八NMOS管的栅极及所述的第七PMOS管的栅极相连，所述的第四PMOS管的源极分别与所述的第六NMOS管的源极、所述的第七NMOS管的栅极、所述的第五PMOS管的栅极、所述的第六PMOS管的源极及所述的第八NMOS管的源极相连，所述的第四PMOS管的源极作为栅压自举一位全加器的进位输入端，所述的第六NMOS管的衬底接地，所述的第四PMOS管的漏极分别与所述的第六NMOS管的漏极、所述的第七NMOS管的漏极及所述的第五PMOS管的漏极相连，所述的第四PMOS管的漏极作为栅压自举一位全加器的求和输出端，所述的第四PMOS管的衬底与外部电源的正极相连，所述的第五PMOS管的衬底与外部电源的正极相连，所述的第六NMOS管的栅极分别与所述的第七NMOS管的源极、所述的第二PMOS管的漏极、所述的第六PMOS管的栅极及所述的第九NMOS管的栅极相连，所述的第七NMOS管的衬底接地，所述的第七PMOS管的源极分别与所述的第九NMOS管的源极及所述的第三NMOS管的源极相连，所述的第六PMOS管的漏极分别与所述的第八NMOS管的漏极、所述的第七PMOS管的漏极及所述的第九NMOS管的漏极相连，所述的第六PMOS管的漏极作为栅压自举一位全加器的进位输出端，所述的第六PMOS管的衬底及所述的第七PMOS管的衬底均与外部电源的正极相连，所述的第八NMOS管的衬底与所述的第九NMOS管的衬底均接地。上述栅压自举一位全加器的内部节点都达到全摆幅，提高了驱动下一级的能力，易于在低电压工作条件下使用，且不会引起逻辑混乱。

所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第五PMOS管的沟道长度、所述的第六PMOS管的沟道长度、所述的第七PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度、所述的第六NMOS管的沟道长度、所述的第七NMOS管的沟道长度、所述的第八NMOS管的沟道长度和所述的第九NMOS管的沟道长度均为标准工艺下最小沟道长度的1~1.2倍。

与现有技术相比，本发明的优点在于将异或/同或电路连接成栅压自举电路结构，通过栅极自举效应，提高了第三NMOS管或第四NMOS管的栅极电压，进而使高电平顺利通过第一NMOS管或第二NMOS管，电路输出达到全摆幅，提高了驱动下一级的能力，增大了整体电路的运行速度；全摆幅降低了电路的漏功耗，提高了电路的性能，最终有效地降低了整体电路的延时、功耗及功耗-延时积。 

附图说明

图1为基于CMOS互补逻辑结构的异或/同或（CCMOS-XX）电路的结构图；

图2为基于传输门逻辑结构的异或/同或（TG-XX）电路的结构图；

图3为基于传输管逻辑结构的异或/同或（CPL-XX）电路的结构图；

图4为求和信号产生电路单元结构图；

图5为进位信号产生电路单元结构图；

图6为基于CMOS互补逻辑结构的异或/同或电路单元的一位全加器（CCMOS-XX-ADDER）的电路结构图；

图7为基于传输门逻辑异或/同或电路单元的一位全加器（TG-XX-ADDER）的电路结构图；

图8为基于传输管逻辑异或/同或电路单元的一位全加器（CPL-XX-ADDER）的电路结构图；

图9为本发明的栅压自举异或/同或电路的结构图；

图10为本发明的栅压自举一位全加器的电路结构图；

图11为本发明的栅压自举一位全加器的基于SMIC130nm标准工艺仿真波形图；

图12为本发明的栅压自举一位全加器的基于PTM90nm标准工艺仿真波形图；

图13为本发明的栅压自举一位全加器的基于PTM45nm标准工艺仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图9所示，一种栅压自举异或/同或电路，包括栅压自举同或产生电路和反相器，栅压自举同或产生电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，反相器包括第三PMOS管和第五NMOS管，第一PMOS管的源极与外部电源的正极相连，第一PMOS管的漏极与第二PMOS管的源极相连，第一PMOS管的栅极分别与第一NMOS管的源极及第三NMOS管的源极相连，第二PMOS管的衬底与外部电源的正极相连，第二PMOS管的栅极分别与第二NMOS管的源极及第四NMOS管的源极相连，第二PMOS管的漏极分别与第一NMOS管的漏极、第二NMOS管的漏极、第三PMOS管的栅极及第五NMOS管的栅极相连，第二PMOS管的漏极作为栅压自举异或/同或电路的同或输出端，第三PMOS管的源极与外部电源的正极相连，第三PMOS管的漏极与第五NMOS管的漏极相连，第三PMOS管的漏极作为栅压自举异或/同或电路的异或输出端，第五NMOS管的源极接地，第一NMOS管的栅极与第四NMOS管的漏极相连，第一NMOS管的衬底接地，第三NMOS管的栅极与外部电源的正极相连，第三NMOS管的漏极与第二NMOS管的栅极相连，第二NMOS管的衬底接地，第四NMOS管的栅极与外部电源的正极相连。

第一PMOS管的沟道长度、第二PMOS管的沟道长度、第三PMOS管的沟道长度、第四PMOS管的沟道长度、第五PMOS管的沟道长度、第六PMOS管的沟道长度、第七PMOS管的沟道长度、第一NMOS管的沟道长度、第二NMOS管的沟道长度、第三NMOS管的沟道长度、第四NMOS管的沟道长度、第五NMOS管的沟道长度、第六NMOS管的沟道长度、第七NMOS管的沟道长度、第八NMOS管的沟道长度和第九NMOS管在SMIC130nm标准工艺下的沟道长度均为130nm。

实施例二：其余部分与实施例一相同，其不同之处在于第一PMOS管的沟道长度、第二PMOS管的沟道长度、第三PMOS管的沟道长度、第四PMOS管的沟道长度、第五PMOS管的沟道长度、第六PMOS管的沟道长度、第七PMOS管的沟道长度、第一NMOS管的沟道长度、第二NMOS管的沟道长度、第三NMOS管的沟道长度、第四NMOS管的沟道长度、第五NMOS管的沟道长度、第六NMOS管的沟道长度、第七NMOS管的沟道长度、第八NMOS管的沟道长度和第九NMOS管在PTM90nm标准工艺下的沟道长度均为90nm。

实施例三：其余部分与实施例一相同，其不同之处在于第一PMOS管的沟道长度、第二PMOS管的沟道长度、第三PMOS管的沟道长度、第四PMOS管的沟道长度、第五PMOS管的沟道长度、第六PMOS管的沟道长度、第七PMOS管的沟道长度、第一NMOS管的沟道长度、第二NMOS管的沟道长度、第三NMOS管的沟道长度、第四NMOS管的沟道长度、第五NMOS管的沟道长度、第六NMOS管的沟道长度、第七NMOS管的沟道长度、第八NMOS管的沟道长度和第九NMOS管在PTM45nm标准工艺下的沟道长度均为50nm。

为了比较本发明所提出的栅压自举异或/同或电路分别在SMIC130nm、PTM90nm及PTM45nm这三种标准工艺下相对于基于CMOS互补逻辑结构的异或/同或（CCMOS-XX）电路、基于传输门逻辑结构的异或/同或（TG-XX）电路和基于传输管逻辑结构的异或/同或（CPL-XX）电路这三种传统的异或/同或电路的性能特点，使用电路仿真工具HSPICE在电路的输入频率为100Mhz的条件下对四种电路结构进行了仿真比较分析，对应的电源电压分别为1.2V、1V、1V 。

表1 在SMIC130nm标准工艺下本发明的栅压自举异或/同或电路与三种传统的异或/同或电路的性能比较

从表1中可以得出：本发明的栅压自举异或/同或电路与三种传统的异或/同或电路在SMIC130nm标准工艺下相比，延时分别降低了25.4%、8.4%及44.8%，平均总功耗分别降低了42.2%、9.1%及14%，功耗-延时积分别降低了56.9%、16.7%及52.6%。

表2在 PTM90nm标准工艺下本发明的栅压自举异或/同或电路与三种传统的异或/同或电路的性能比较

从表2中可以得出：本发明的栅压自举异或/同或电路与三种传统的异或/同或电路在PTM90nm标准工艺下相比，延时分别降低了19%、7.8%及56.1%，平均总功耗分别降低了38.4%、12.2%及13.4%，功耗-延时积分别降低了50.1%、19%及62%。 

表3在 PTM45nm标准工艺下本发明的栅压自举异或/同或电路与三种传统的异或/同或电路的性能比较

从表3中可以得出：从表2中可以得出：本发明的栅压自举异或/同或电路与三种传统的异或/同或电路在PTM45nm标准工艺下相比，延时分别降低了30.9%、17.1%及64%，平均总功耗分别降低了33.5%、8.6%及9.7%，功耗-延时积分别降低了54%、24.3%及67.5%。

由上述的比较数据可见，在不影响电路性能的前提下，本发明所提出的栅压自举异或/同或电路较以上所述的三种传统的异或/同或电路具有延时小、平均总功耗低及功耗-延时积较小的优点。

实施例四：如图10所示，使用实施例一的栅压自举异或/同或电路组成的栅压自举一位全加器，包括栅压自举异或/同或电路、求和信号产生电路和进位信号产生电路，求和信号产生电路包括第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管，进位信号产生电路包括第六PMOS管、第七PMOS管、第八NMOS管和第九NMOS管，第四PMOS管的栅极分别与第三PMOS管的漏极、第五PMOS管的源极、第八NMOS管的栅极及第七PMOS管的栅极相连，第四PMOS管的源极分别与第六NMOS管的源极、第七NMOS管的栅极、第五PMOS管的栅极、第六PMOS管的源极及第八NMOS管的源极相连，第四PMOS管的源极作为栅压自举一位全加器的进位输入端，第六NMOS管的衬底接地，第四PMOS管的漏极分别与第六NMOS管的漏极、第七NMOS管的漏极及第五PMOS管的漏极相连，第四PMOS管的漏极作为栅压自举一位全加器的求和输出端，第四PMOS管的衬底与外部电源的正极相连，第五PMOS管的衬底与外部电源的正极相连，第六NMOS管的栅极分别与第七NMOS管的源极、第二PMOS管的漏极、第六PMOS管的栅极及第九NMOS管的栅极相连，第七NMOS管的衬底接地，第七PMOS管的源极分别与第九NMOS管的源极及第三NMOS管的源极相连，第六PMOS管的漏极分别与第八NMOS管的漏极、第七PMOS管的漏极及第九NMOS管的漏极相连，第六PMOS管的漏极作为栅压自举一位全加器的进位输出端，第六PMOS管的衬底及第七PMOS管的衬底均与外部电源的正极相连，第八NMOS管的衬底与第九NMOS管的衬底均接地。

实施例四的栅压自举一位全加器中的栅压自举异或/同或电路还可采用实施例二或实施例三的电路结构。

为了比较本发明所提出的栅压自举一位全加器分别在SMIC130nm、PTM90nm及PTM45nm这三种标准工艺下相对于基于CMOS互补逻辑结构的异或/同或电路单元的一位全加器（CCMOS-XX-ADDER）、基于传输门逻辑异或/同或电路单元的一位全加器（TG-XX-ADDER）和基于传输管逻辑异或/同或电路单元的一位全加器（CPL-XX-ADDER）这三种传统的一位全加器的性能特点，使用电路仿真工具HSPICE在电路的输入频率为100Mhz的条件下对四种全加器的电路结构进行了仿真比较分析，对应的电源电压分别为1.2V、1V、1V。

表4在SMIC130nm标准工艺下本发明的栅压自举一位全加器与三种传统的一位全加器的性能比较

从表4中可以得出：本发明的栅压自举一位全加器与三种传统的一位全加器在SMIC130nm工艺下的延时分别降低了19.4%、12%及38.2%，平均总功耗分别降低了15.5%、3.6%及4.6%，功耗-延时积分别降低了31.9%、15.2%及41%。

表5在PTM90nm标准工艺下本发明的栅压自举一位全加器与三种传统的一位全加器的性能比较

从表5中可以得出：本发明的栅压自举一位全加器与三种传统的一位全加器在PTM90nm工艺下的延时分别降低了8.3%、0.7%及32.2%，平均总功耗分别降低了27.1%、13.4%及12.8%，功耗-延时积分别降低了33.2%、14%及40.9%。

表6在PTM45nm标准工艺下本发明的栅压自举一位全加器与三种传统的一位全加器电路的性能比较

从表6中可以得出：本发明的栅压自举一位全加器与三种传统的一位全加器电路在PTM45nm工艺下的延时分别降低了10.4%、3.4%及35.6%，平均总功耗分别降低了26.8%、12.1%及9.1%，功耗-延时积分别降低了34.5%、15.1%及41.4%。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的栅压自举一位全加器较以上所述的三种传统的一位全加器具有延时小、平均总功耗低及功耗-延时积较小的优点。

表7 本发明的栅压自举一位全加器的单元状态转换表

由图11~图13的仿真波形图结合表7的结果可见，本发明的栅压自举一位全加器具有正确的逻辑功能。

栅压自举异或/同或电路及栅压自举一位全加器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。