专利摘要

本发明公开一种基于FPGA的最短路由实现方法，利用FPGA的高速并发特性，SDN控制器通过UDP协议上传拓扑信息，FPGA解析UDP数据包获取拓扑信息，存储在DDR2中。当用户发起访问请求时，访问DDR2获取拓扑信息通过最短路由算法得到最佳传输路径信息，将该信息打包成UDP数据并下发至SDN控制器。本发明能实现在高速网络环境下提高数据的传输效率。

权利要求

1.一种基于FPGA的最短路由实现方法，其特征是，包括如下步骤：

步骤1、SDN控制器上传拓扑信息至FPGA；

步骤2、FPGA先接收各个SDN控制器上传的拓扑信息，再根据每条拓扑信息中的源转发器得到一个对应的存储器的地址，这样每个拓扑信息中的源转发器便对应1个DDR2的存储空间，后将各条拓扑信息逐条存入各拓扑信息中源转发器所对应的DDR2存储空间中，这样具有相同源转发器的拓扑信息存储在DDR2的相同存储空间中，具有不同源转发器的拓扑信息存储在DDR2的不同存储空间中；

步骤3、用户发起访问请求，SDN控制器收到请求并上传请求信息至FPGA；

步骤4、FPGA先收到用户请求信息，再根据该请求信息的源转发器得到一个对应的存储器的地址，这样每个请求信息中的源转发器便对应1个DDR2的存储空间，后去访问该请求信息中的源转发器所对应DDR2的存储空间，并将其作为最短路径的当前源转发器；

步骤5、FPGA先提取最短路径的当前源转发器所对应的DDR2中同一个存储空间的所有拓扑信息，再分别将这些拓扑信息中的权值与请求信息中的源转发器到当前DDR2的存储空间所对应的源转发器即最短路径的当前源转发器的权值相加，得到由请求信息中的源转发器到当前DDR2的存储空间中所有拓扑信息中的目的转发器的权值即权值和，后找出权值和最小的拓扑信息的目的转发器，作为最短路径的当前目的转发器；

步骤6、FPGA判断步骤5所找出的最短路径的当前目的转发器是否为请求信息中的目的转发器；若是则进入步骤7；否则将找出的最短路径的当前目的转发器作为新的最短路径的当前源转发器，并转至步骤5；

步骤7、FPGA生成最短路径的路径信息，并发送至各SDN控制器。

2.根据权利要求1所述的一种基于FPGA的最短路由实现方法，其特征是，所述拓扑信息包括源转发器、源端口号、目的转发器、目的端口号以及该链路的性能权值。

3.根据权利要求1所述的一种基于FPGA的最短路由实现方法，其特征是，所述请求信息包括源转发器、源端口号、目标转发器和目标端口号。

4.根据权利要求1所述的一种基于FPGA的最短路由实现方法，其特征是，步骤5中，对链路的性能权值采用Dijkstra算法去找出上述各路径中的最短路径。

5.根据权利要求1所述的一种基于FPGA的最短路由实现方法，其特征是，存储器地址由高位地址和低位地址组成，高位地址为源转发器的ID，低位地址为根据存储空间中已经存储的拓扑信息数动态变化。

6.根据权利要求1或5所述的一种基于FPGA的最短路由实现方法，其特征是，DDR2的存储空间由具有相同存储器地址中的高位地址的所有存储器地址对应的DDR2的存储单元组成。

说明书

技术领域

本发明涉及互联网技术领域，具体涉及一种基于FPGA的最短路由实现方法。

背景技术

随着网络技术的快速发展，以及云计算、大数据等海量数据处理技术的出现，使得传统交换设备已无法满足当前网络数据传输及性能需求。SDN(软件定义网络)将转发与控制分离，在快速转发的同时又能够灵活控制。然而，SDN集中控制的方式为网络数据传输带来便利的同时也存在着问题，即当网络比较复杂，SDN的网络结构会变得非常庞大，使得单一控制器无法高效地控制交换机对数据的转发。使用多个控制器分别控制一个相对简单的网络，能够减少每个控制器的压力，但也存在着拓扑同步、传输路径选择等一系列的问题。

发明内容

本发明所要解决的是多个控制器之间协同以及数据传输效率的问题，提供一种基于FPGA的最短路由实现方法。

为解决上述问题，本发明是通过以下技术方案实现的：

一种基于FPGA的最短路由实现方法，包括如下步骤：

步骤1、SDN控制器上传拓扑信息至FPGA；

步骤2、FPGA接收各个SDN控制器上传的拓扑信息，根据每条拓扑信息中的源转发器得到存储器地址，每个源转发器对应1个DDR2的存储空间，将各条拓扑信息逐条存入各拓扑信息中源转发器所对应的DDR2存储空间中；即具有相同源转发器的拓扑信息存储在DDR2的相同存储空间中，具有不同源转发器的拓扑信息存储在DDR2的不同存储空间中；

步骤3、用户发起访问请求，SDN控制器收到请求并上传请求信息至FPGA；

步骤4、FPGA收到用户请求信息，并根据该请求信息的源转发器得到存储器地址，每个源转发器对应1个DDR2的存储空间，去访问该请求信息中的源转发器所对应DDR2的存储空间；

步骤5、FPGA提取DDR2中同一个存储空间的所有拓扑信息，并将这些拓扑信息中的权值加上由请求信息中的源转发器到当前DDR2的存储空间所对应的源转发器的权值，得到由请求信息中的源转发器到当前DDR2的存储空间中所有拓扑信息中的目的转发器的权值，找出更新后的最短路径；

步骤6、FPGA判断步骤5所找出的最短路径的目的转发器是否为请求信息中的目的转发器；若是则进入步骤7；否则将找出的最短路径中的目的转发器作为新的源转发器，并根据新的源转发器得到存储器地址，每个源转发器对应1个DDR2的存储空间，去访问该存储器地址所对应的DDR2的存储空间，并转至步骤5；

步骤7、FPGA生成最短路径的路径信息，并发送至各SDN控制器。

上述方法中，所述拓扑信息包括源转发器、源端口号、目的转发器、目的端口号以及该链路的性能权值。

上述方法中，所述请求信息包括源转发器、源端口号、目标转发器和目标端口号。

上述步骤5中，对链路的性能权值采用Dijkstra算法去找出上述各路径中的最短路径。

上述方法中，存储器地址由高位地址和低位地址组成，高位地址为源转发器的ID，低位地址为根据存储空间中已经存储的拓扑信息数动态变化。

上述方法中，DDR2的存储空间由具有相同存储器地址中的高位地址的所有存储器地址对应的DDR2的存储单元组成。

与现有技术相比，本发明的有益效果在于：通过本发明可以利用FPGA实现在高速网络环境下通过对SDN控制器的协调，同步网络拓扑，加快数据的传输，减少因对传输链路性能进行决策与配置而带来的对网络性能的影响。

附图说明

图1为本发明实现的最短路由算法的整体流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实例，并参照附图，对本发明进一步详细说明。

一种基于FPGA的最短路由实现方法，如图1所示，具体包含如下步骤：

步骤S1：SDN控制器通过UDP协议将拓扑信息封装，向上传输至FPGA,该拓扑信息包括src_Switch(源交换机)、src_Port(源端口号)、dst_Switch(目的交换机)、dst_Port(目的端口号)、weight(权值)；

步骤S2：FPGA接收各个SDN控制器发送的UDP数据，将其进行解封装提取拓扑信息，以src_Switch为RAM1的地址ram1_addr(片上RAM1的地址),读取RAM1对应的write_addr；

步骤S21：write_addr作为ddr2_addr(DDR2地址)的低8位写地址，并将该地址增加更新RAM1数据，src_Switch作为ddr2_addr的高8位写地址，中间11位取0,将拓扑信息作为ddr2_data[39:0],88’d1234作为判断拓扑信息的依据存入ddr2_data[127:40]一并存入DDR2中；

步骤S3：用户发起访问请求，交换机通过openflow协议上传用户信息到SDN控制器，SDN控制器收到请求，控制器通过UDP协议将拓扑信息封装，并上传请求信息至FPGA(源转发器、源端口号、目标转发器、目标端口号)；

步骤S4：FPGA接受到SDN控制器发送的UDP数据，将其进行解封装提取用户请求信息，请求信息包括src_Switch、src_Port、dst_Switch、dst_Port；

步骤S5：将src_Switch作为ddr2_addr的高8位地址，read_addr作为ddr2_addr的低7位地址，中间11位取0，获取DDR2中数据；

步骤S51：判断数据是否为拓扑信息数据，即判断ddr2_data[127:40]是否等于1234，若相等进入步骤S52，若不相等进入步骤S6；

步骤S52：将dst_Switch作为ram2_addr(片上RAM2的地址)读取RAM2中的数据；

步骤S53：将拓扑信息中的weight与路径的权值和S相加与读取的数据中的weight相比较，并把权值较小的数据存入RAM2中；

步骤S54：read_addr增加，重复步骤S5；

步骤S6：获取RAM2中未通过路径中的最短路径(即最高位为0)，判断ram2_addr是否为用户请求信息中的目标交换机。若是，则进入步骤S7，否则将数据中的最高位置1，并令src_Switch等于ddr2_addr，权值和S更新为该最短路径中的权值，重复步骤S5；

步骤S7：将RAM2中读取的数据添加至UDP数据中等待发送，判断RAM2数据中src_Switch是否为用户源交换机，若是，构造UDP数据包将路径信息发送至各交换机。否则进入步骤S8；

步骤S8：将该RAM2数据的src_Switch作为ram2_addr重复步骤S7。

本发明利用FPGA的高速并发特性，SDN控制器通过UDP协议上传拓扑信息，FPGA解析UDP数据包获取拓扑信息，存储在DDR2中。当用户发起访问请求时，访问DDR2获取拓扑信息通过最短路由算法得到最佳传输路径信息，将该信息打包成UDP数据并下发至SDN控制器。本发明能实现在高速网络环境下提高数据的传输效率。

需要说明的是，尽管以上本发明所述的实施例是说明性的，但这并非是对本发明的限制，因此本发明并不局限于上述具体实施方式中。在不脱离本发明原理的情况下，凡是本领域技术人员在本发明的启示下获得的其它实施方式，均视为在本发明的保护之内。

一种基于FPGA的最短路由实现方法专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。