一种利用碳纳米场效应晶体管的三值可逆计数器

IPC分类号 : H03K23/86,H03K23/00

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CN201710894969.1

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专利摘要

本发明公开了一种利用碳纳米场效应晶体管的三值可逆计数器，包括一个低位计数单元和n个电路结构相同的高位计数单元，低位计数单元包括第一三值脉冲型D触发器、第一二选一选择器、第一模加1电路和第一模加2电路，高位计数单元包括第二三值脉冲型D触发器、第二二选一选择器、第二模加1电路、第二模加2电路和进位/借位电路；优点是每一级计数单元的时钟信号都是通过进位/借位电路将前一级计数单元的时钟信号处理后输入，保证了每一级计数单元只在需要计数的时候接收时钟信号，减少了计数器因时钟信号变化而产生的冗余跳变，从而降低了电路的动态功耗。

权利要求

1.一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于包括一个低位计数单元和n个电路结构相同的高位计数单元，n为大于等于1的整数；

所述的低位计数单元包括第一三值脉冲型D触发器、第一二选一选择器、第一模加1电路和第一模加2电路，所述的第一三值脉冲型D触发器具有输入端、时钟端、置位端、复位端和输出端，所述的第一二选一选择器具有第一输入端、第二输入端选择端和输出端，所述的第一模加1电路具有输入端和输出端，所述的第一模加2电路具有输入端和输出端，所述的第一二选一选择器的输出端和所述的第一三值脉冲型D触发器的输入端连接，所述的第一二选一选择器的第一输入端和所述的第一模加1电路的输出端连接，所述的第一二选一选择器的第二输入端和所述的第一模加2电路的输出端连接，所述的第一模加1电路的输入端、所述的第一模加2电路的输入端和所述的第一三值脉冲型D触发器的输出端连接且其连接端为所述的低位计数单元的输出端，所述的第一三值脉冲型D触发器的时钟端为所述的低位计数单元的时钟端，所述的第一三值脉冲型D触发器的置位端为所述的低位计数单元的置位端，所述的第一三值脉冲型D触发器的复位端为所述的低位计数单元的复位端，所述的第一二选一选择器的选择端为所述的低位计数单元的选择端；

所述的高位计数单元包括第二三值脉冲型D触发器、第二二选一选择器、第二模加1电路、第二模加2电路和进位/借位电路，所述的第二三值脉冲型D触发器具有输入端、时钟端、置位端、复位端和输出端，所述的第二二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二模加1电路具有输入端和输出端，所述的第二模加2电路具有输入端和输出端，所述的进位/借位电路具有数据输入端、选择端、时钟输入端和时钟输出端，所述的第二二选一选择器的输出端和所述的第二三值脉冲型D触发器的输入端连接，所述的第二二选一选择器的第一输入端和所述的第二模加1电路的输出端连接，所述的第二二选一选择器的第二输入端和所述的第二模加2电路的输出端连接，所述的第二模加1电路的输入端、所述的第二模加2电路的输入端和所述的第二三值脉冲型D触发器的输出端连接且其连接端为所述的高位计数单元的输出端，所述的第二三值脉冲型D触发器的置位端为所述的高位计数单元的置位端，所述的第二三值脉冲型D触发器的复位端为所述的高位计数单元的复位端，所述的进位/借位电路的时钟输入端为所述的高位计数单元的时钟输入端，所述的进位/借位电路的时钟输出端和所述的第二三值脉冲型D触发器的时钟端连接且其连接端为所述的高位计数单元的时钟输出端，所述的进位/借位电路的数据输入端为所述的高位计数单元的数据输入端，所述的第二二选一选择器的选择端和所述的进位/借位电路的选择端连接且其连接端为所述的高位计数单元的选择端；

所述的低位计数单元的置位端和n个所述的高位计数单元的置位端连接且其连接端为所述的三值可逆计数器的置位端，用于接入置位信号，所述的低位计数单元的复位端和n个所述的高位计数单元的复位端连接且其连接端为所述的三值可逆计数器的复位端，用于接入复位信号，所述的低位计数单元的选择端和n个所述的高位计数单元的选择端连接且其连接端为所述的三值可逆计数器的选择端，用于接入选择信号，所述的低位计数单元的时钟端和第1位所述的高位计数单元的时钟输入端连接且其连接端为所述的三值可逆计数器的时钟输入端，用于接入时钟信号，所述的低位计数单元的输出端和第1位所述的高位计数单元的数据输入端连接且其连接端为所述的三值可逆计数器的第1位计数信号输出端，第k位所述的高位计数单元的时钟输出端和第k+1位所述的高位计数单元的时钟输入端连接，第k位所述的高位计数单元的输出端和第k+1位所述的高位计数单元的数据输入端连接且其连接端为所述的三值可逆计数器的第k+1位计数信号输出端，k=1，2，…，n-1，第n位所述的高位计数单元的输出端为所述的三值可逆计数器的第n+1位计数信号输出端。

2.根据权利要求1所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的第一三值脉冲型D触发器包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第九P型CNFET管、第十P型CNFET管、第十一P型CNFET管、第十二P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、第十N型CNFET管、第十一N型CNFET管、第十二N型CNFET管、第十三N型CNFET管、第十四N型CNFET管和第一反相器；所述的第一P型CNFET管的源极、所述的第二P型CNFET管的源极、所述的第三P型CNFET管的源极、所述的第四P型CNFET管的源极、所述的第五P型CNFET管的源极、所述的第六P型CNFET管的源极、所述的第九P型CNFET管的源极、所述的第十P型CNFET管的源极和所述的第十二P型CNFET管的源极均接入第一电源，所述的第八P型CNFET管的源极接入第二电源，所述的第二电源的幅值电压是所述的第一电源的一半；所述的第一P型CNFET管的栅极、所述的第二N型CNFET管的源极、所述的第三N型CNFET管的源极、所述的第四N型CNFET管的源极、所述的第六N型CNFET管的源极、所述的第八N型CNFET管的源极、所述的第十一N型CNFET管的源极、所述的第十三N型CNFET管的源极和所述的第十四N型CNFET管的源极均接地，所述的第一P型CNFET管的漏极、所述的第二P型CNFET管的栅极、所述的第一N型CNFET管的漏极、所述的第三N型CNFET管的栅极和所述的第七P型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的时钟端，所述的第二P型CNFET管的漏极、所述的第三N型CNFET管的漏极、所述的第七N型CNFET管的栅极和所述的第九N型CNFET管的栅极连接，所述的第三P型CNFET管的栅极、所述的第四N型CNFET管的栅极、所述的第五P型CNFET管的栅极、所述的第六N型CNFET管的栅极、所述的第六P型CNFET管的栅极和所述的第八N型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的输入端，所述的第三P型CNFET管的漏极、所述的第四P型CNFET管的栅极、所述的第四N型CNFET管的漏极和所述的第五N型CNFET管的栅极连接，所述的第四P型CNFET管的漏极、所述的第五P型CNFET管的漏极、所述的第五N型CNFET管的漏极和所述的第八P型CNFET管的栅极连接，所述的第一N型CNFET管的栅极和所述的第一反相器的输入端连接，所述的第一N型CNFET管的源极和所述的第二N型CNFET管的漏极连接，所述的第二N型CNFET管的栅极和所述的第一反相器的输出端连接，所述的第五N型CNFET管的源极和所述的第六N型CNFET管的漏极连接，所述的第六P型CNFET管的漏极和所述的第七P型CNFET管的源极连接，所述的第七P型CNFET管的漏极、所述的第七N型CNFET管的漏极、所述的第九N型CNFET管的源极、所述的第十N型CNFET管的漏极、所述的第九P型CNFET管的漏极、所述的第十P型CNFET管的栅极、所述的第十二P型CNFET管的栅极、所述的第十三N型CNFET管的栅极和所述的第十四N型CNFET管的栅极连接，所述的第八P型CNFET管的漏极和所述的第九N型CNFET管的漏极连接，所述的第九P型CNFET管的栅极和所述的第十一N型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的复位端，所述的第十P型CNFET管的漏极和所述的第十一P型CNFET管的源极连接，所述的第十一P型CNFET管的漏极、所述的第十一P型CNFET管的栅极、所述的第十二P型CNFET管的漏极、所述的第十二N型CNFET管的栅极、所述的第十二N型CNFET管的漏极和所述的第十四N型CNFET管的漏极连接且其连接端为所述的第一三值脉冲型D触发器的输出端，所述的第七N型CNFET管的源极和所述的第八N型CNFET管的漏极连接，所的第十N型CNFET管的源极和所述的第十一N型CNFET管的漏极连接，所述的第十N型CNFET管的栅极为所述的第一三值脉冲型D触发器的置位端，所述的第十二N型CNFET管的源极和所述的第十三N型CNFET管的漏极连接，所述的第二三值脉冲型D触发器的电路结构与所述的第一三值脉冲型D触发器的相同。

3.根据权利要求1所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的进位/借位电路包括第一文字0运算电路、第一文字2非运算电路、第三二选一选择器、时序控制器、第二反相器、第三反相器和第四反相器；所述的第一文字0运算电路具有输入端和输出端，所述的第一文字2非运算电路具有输入端和输出端，所述的第三二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的时序控制器具有控制端、时钟输入端和时钟输出端，所述的第一文字0运算电路的输入端和所述的第一文字2非运算电路的输入端连接且其连接端为所述的进位/借位电路的数据输入端，所述的第一文字0运算电路的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第三二选一选择器的第二输入端连接，所述的第一文字2非运算电路的输出端和所述的第三二选一选择器的第一输入端连接，所述的第三二选一选择器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的时序控制器的控制端连接，所述的时序控制器的时钟输入端为所述的进位/借位电路的时钟输入端，所述的时序控制器的时钟输出端为所述的进位/借位电路的时钟输出端，所述的第三二选一选择器的选择端为所述的进位/借位电路的选择端。

4.根据权利要求3所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的第一文字0运算电路包括第十三P型CNFET管和第十五N型CNFET管，所述的第十三P型CNFET管的源极接入第一电源，所述的第十三P型CNFET管的栅极和所述的第十五N型CNFET管的栅极连接且其连接端为所述的第一文字0运算电路的输入端，所述的第十三P型CNFET管的漏极和所述的第十五N型CNFET管的漏极连接且其连接端为所述的第一文字0运算电路的输出端，所述的第十五N型CNFET管的源极接地；所述的第一文字2非运算电路包括第十四P型CNFET管和第十六N型CNFET管，所述的第十四P型CNFET管的源极接入第一电源，所述的第十四P型CNFET管的栅极和所述的第十六N型CNFET管的栅极连接且其连接端为所述的第一文字2非运算电路的输入端，所述的第十四P型CNFET管的漏极和所述的第十六N型CNFET管的漏极连接且其连接端为所述的第一文字2非运算电路的输出端，所述的第十六N型CNFET管的源极接地。

5.根据权利要求3所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的时序控制器包括第十五P型CNFET管、第十六P型CNFET管、第十七N型CNFET管和第五反相器；所述的第十六P型CNFET管的源极接入第一电源，所述的第十六P型CNFET管的栅极、所述的第十七N型CNFET管的栅极和所述的第五反相器的输入端连接且其连接端为所述的时序控制器的控制端，所述的第十六P型CNFET管的漏极、所述的第十七N型CNFET管的漏极和所述的第十五P型CNFET管的漏极连接且其连接端为所述的时序控制器的时钟输出端，所述的第十七N型CNFET管的源极和所述的第十五P型CNFET管的源极连接且其连接端为所述的时序控制器的时钟输入端，所述的第十五P型CNFET管的栅极和所述的第五反相器的输出端连接。

6.根据权利要求4所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的第一模加1电路包括第十七P型CNFET管、第十八P型CNFET管、第十九P型CNFET管、第二十P型CNFET管、第十八N型CNFET管、第十九N型CNFET管、第二十N型CNFET管和第二文字2非运算电路，所述的第二文字2非运算电路的电路结构和所述的第一文字2非运算电路相同，所述的第十八P型CNFET管的源极、所述的第十九P型CNFET管的源极和所述的第二十P型CNFET管的源极均接入第一电源，所述的第十七P型CNFET管的源极接入第二电源，所述的第十八P型CNFET管的栅极、所述的第十七P型CNFET管的栅极、所述的第十八N型CNFET管的栅极、所述的第十九N型CNFET管的栅极和所述的第二文字2非运算电路的输入端连接且其连接端为所述的第一模加1电路的输入端，所述的第十七P型CNFET管的漏极、所述的第十八N型CNFET管的漏极和所述的第二十P型CNFET管的漏极连接且其连接端为所述的第一模加1电路的输出端，所述的第十八P型CNFET管的漏极、所述的第十九P型CNFET管的漏极、所述的第二十P型CNFET管的栅极和所述的第十九N型CNFET管的漏极连接，所述的第十九N型CNFET管的源极和所述的第二十N型CNFET管的漏极连接，所述的第二十N型CNFET管的栅极、所述的第十九P型CNFET管的栅极和所述的第二文字2非运算电路的输出端连接，所述的第十八N型CNFET管的源极和所述的第二十N型CNFET管的源极接地，所述的第二模加1电路的电路结构和所述的第一模加1电路相同。

7.根据权利要求4所述的一种利用碳纳米场效应晶体管的三值可逆计数器，其特征在于所述的第一模加2电路包括第二十一P型CNFET管、第二十二P型CNFET管、第二十三P型CNFET管、第二十四P型CNFET管、第二十一N型CNFET管、第二十二N型CNFET管、第二十三N型CNFET管、第三文字2非运算电路和第二文字0运算电路；所述的第三文字2非运算电路的电路结构和所述的第一文字2非运算电路相同，所述的第二文字0运算电路的电路结构和所述的第一文字0运算电路相同，所述的第二十一P型CNFET管的源极和所述的第二十三P型CNFET管的源极均接入第一电源，所述的第二十四P型CNFET管的源极接入第二电源，所述的第二十一P型CNFET管的漏极和所述的第二十二P型CNFET管的源极连接，所述的第二十一P型CNFET管的栅极、所述的第二十一N型CNFET管的栅极和所述的第二文字0运算电路的输出端连接，所述的第二十二P型CNFET管的栅极、所述的第二十三P型CNFET管的栅极、所述的第二十二N型CNFET管的栅极、所述的第二文字0运算电路的输入端和所述的第三文字2非运算电路的输入端连接，所述的第二十二P型CNFET管的漏极、所述的第二十一N型CNFET管的漏极、所述的第二十二N型CNFET管的漏极和所述的第二十三N型CNFET管的栅极连接，所述的第二十一N型CNFET管的源极、所述的第二十二N型CNFET管的源极和所述的第二十三N型CNFET管的源极均接地，所述的第二十三P型CNFET管的漏极、所述的第二十三N型CNFET管的漏极、所述的第二十四P型CNFET管的漏极连接且其连接端为所述的第一模加2电路的输出端，所述的第二十四P型CNFET管的栅极和所述的第三文字2非运算电路的输出端连接，所述的第二模加2电路的电路结构和所述的第一模加2电路相同。

说明书

技术领域

本发明涉及一种计数器，尤其是涉及一种利用碳纳米场效应晶体管的三值可逆计数器。

背景技术

随着信息社会的高速发展，集成电路行业也在不断地向前发展，传统的数字电路由二值逻辑设计，因此芯片的集成度和信息量受二值逻辑的制约而无法进一步提高。在这一背景下，多值逻辑随之出现并发展起来从而进一步提高芯片的集成度。在信息携带量上，多值逻辑在每根信号线上所携带的信息量要多于二值逻辑。因此相比于二值逻辑，多值逻辑可以用更少的信号线处理相同的数据，从而有效地减少信号线数量和芯片的面积及提高集成电路的信息密度。

碳纳米管由于有良好的电学性质，在应用到场效应管后所形成的碳纳米场效应晶体管（CNFET）具备超越金属-氧化物半导体场效应晶体管（MOSFET）的性质。单壁碳纳米管内的自由电子可以沿着管径方向无任何散射的进行长距离移动，即一维弹道运输。这一特性使得CNFET应用到集成电路中后，可以突破工艺限制，同时也使得CNFET具有高速低功耗的特性且非常适合于设计超高速电路设计。与MOSFET类似，CNFET也分为P型CNFET和N型CNFET两种。

计数器是数字逻辑电路不可或缺的一个器件，它可以实现对脉冲个数的计数，还可以进行数字运算和产生脉冲序列等。计数器主要由一些控制门和各类具有存储信息功能的触发器组成，常见的构成三值计数器的触发器有D触发器和JKL触发器。传统的两位三值计数器结构如图1所示。其中F0和F1为JKL触发器，A为三值与门，B为二值与门，D1和D2为三值文字2运算电路。开始工作时，每当时钟CP上升沿到来时，计数器输出加1；当低位计数器F0输出端Q0输出为逻辑值“2”后，时钟信号CP上升沿来临时，高位计数器F1输出端Q1输出加1，直至计数器输出Q1Q0为22后，进位信号C输出高电平。目前，在采用该两位三值计数器构建多位计数器时，将JK触发器、三值文字2运算电路和二值与门作为一个单元依次增加级联，所有的JKL触发器的时钟输入端都接至同一时钟信号，因此每当时钟信号改变时，在不需要产生变化的JKL触发器内部的晶体管会有冗余的状态变化，从而增加电路的功耗，以致该计数器功耗较大。

发明内容

本发明所要解决的技术问题是提供一种在具有正确的逻辑功能的基础上，功耗较小的利用碳纳米场效应晶体管的三值可逆计数器。

本发明解决上述技术问题所采用的技术方案为：一种利用碳纳米场效应晶体管的三值可逆计数器，包括一个低位计数单元和n个电路结构相同的高位计数单元，n为大于等于1的整数；所述的低位计数单元包括第一三值脉冲型D触发器、第一二选一选择器、第一模加1电路和第一模加2电路，所述的第一三值脉冲型D触发器具有输入端、时钟端、置位端、复位端和输出端，所述的第一二选一选择器具有第一输入端、第二输入端选择端和输出端，所述的第一模加1电路具有输入端和输出端，所述的第一模加2电路具有输入端和输出端，所述的第一二选一选择器的输出端和所述的第一三值脉冲型D触发器的输入端连接，所述的第一二选一选择器的第一输入端和所述的第一模加1电路的输出端连接，所述的第一二选一选择器的第二输入端和所述的第一模加2电路的输出端连接，所述的第一模加1电路的输入端、所述的第一模加2电路的输入端和所述的第一三值脉冲型D触发器的输出端连接且其连接端为所述的低位计数单元的输出端，所述的第一三值脉冲型D触发器的时钟端为所述的低位计数单元的时钟端，所述的第一三值脉冲型D触发器的置位端为所述的低位计数单元的置位端，所述的第一三值脉冲型D触发器的复位端为所述的低位计数单元的复位端，所述的第一二选一选择器的选择端为所述的低位计数单元的选择端；所述的高位计数单元包括第二三值脉冲型D触发器、第二二选一选择器、第二模加1电路、第二模加2电路和进位/借位电路，所述的第二三值脉冲型D触发器具有输入端、时钟端、置位端、复位端和输出端，所述的第二二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二模加1电路具有输入端和输出端，所述的第二模加2电路具有输入端和输出端，所述的进位/借位电路具有数据输入端、选择端、时钟输入端和时钟输出端，所述的第二二选一选择器的输出端和所述的第二三值脉冲型D触发器的输入端连接，所述的第二二选一选择器的第一输入端和所述的第二模加1电路的输出端连接，所述的第二二选一选择器的第二输入端和所述的第二模加2电路的输出端连接，所述的第二模加1电路的输入端、所述的第二模加2电路的输入端和所述的第二三值脉冲型D触发器的输出端连接且其连接端为所述的高位计数单元的输出端，所述的第二三值脉冲型D触发器的置位端为所述的高位计数单元的置位端，所述的第二三值脉冲型D触发器的复位端为所述的高位计数单元的复位端，所述的进位/借位电路的时钟输入端为所述的高位计数单元的时钟输入端，所述的进位/借位电路的时钟输出端和所述的第二三值脉冲型D触发器的时钟端连接且其连接端为所述的高位计数单元的时钟输出端，所述的进位/借位电路的数据输入端为所述的高位计数单元的数据输入端，所述的第二二选一选择器的选择端和所述的进位/借位电路的选择端连接且其连接端为所述的高位计数单元的选择端；所述的低位计数单元的置位端和n个所述的高位计数单元的置位端连接且其连接端为所述的三值可逆计数器的置位端，用于接入置位信号，所述的低位计数单元的复位端和n个所述的高位计数单元的复位端连接且其连接端为所述的三值可逆计数器的复位端，用于接入复位信号，所述的低位计数单元的选择端和n个所述的高位计数单元的选择端连接且其连接端为所述的三值可逆计数器的选择端，用于接入选择信号，所述的低位计数单元的时钟端和第1位所述的高位计数单元的时钟输入端连接且其连接端为所述的三值可逆计数器的时钟输入端，用于接入时钟信号，所述的低位计数单元的输出端和第1位所述的高位计数单元的数据输入端连接且其连接端为所述的三值可逆计数器的第1位计数信号输出端，第k位所述的高位计数单元的时钟输出端和第k+1位所述的高位计数单元的时钟输入端连接，第k位所述的高位计数单元的输出端和第k+1位所述的高位计数单元的数据输入端连接且其连接端为所述的三值可逆计数器的第k+1位计数信号输出端，k=1，2，…，n-1，第n位所述的高位计数单元的输出端为所述的三值可逆计数器的第n+1位计数信号输出端。

所述的第一三值脉冲型D触发器包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第九P型CNFET管、第十P型CNFET管、第十一P型CNFET管、第十二P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、第十N型CNFET管、第十一N型CNFET管、第十二N型CNFET管、第十三N型CNFET管、第十四N型CNFET管和第一反相器；所述的第一P型CNFET管的源极、所述的第二P型CNFET管的源极、所述的第三P型CNFET管的源极、所述的第四P型CNFET管的源极、所述的第五P型CNFET管的源极、所述的第六P型CNFET管的源极、所述的第九P型CNFET管的源极、所述的第十P型CNFET管的源极和所述的第十二P型CNFET管的源极均接入第一电源，所述的第八P型CNFET管的源极接入第二电源，所述的第二电源的幅值电压是所述的第一电源的一半；所述的第一P型CNFET管的栅极、所述的第二N型CNFET管的源极、所述的第三N型CNFET管的源极、所述的第四N型CNFET管的源极、所述的第六N型CNFET管的源极、所述的第八N型CNFET管的源极、所述的第十一N型CNFET管的源极、所述的第十三N型CNFET管的源极和所述的第十四N型CNFET管的源极均接地，所述的第一P型CNFET管的漏极、所述的第二P型CNFET管的栅极、所述的第一N型CNFET管的漏极、所述的第三N型CNFET管的栅极和所述的第七P型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的时钟端，所述的第二P型CNFET管的漏极、所述的第三N型CNFET管的漏极、所述的第七N型CNFET管的栅极和所述的第九N型CNFET管的栅极连接，所述的第三P型CNFET管的栅极、所述的第四N型CNFET管的栅极、所述的第五P型CNFET管的栅极、所述的第六N型CNFET管的栅极、所述的第六P型CNFET管的栅极和所述的第八N型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的输入端，所述的第三P型CNFET管的漏极、所述的第四P型CNFET管的栅极、所述的第四N型CNFET管的漏极和所述的第五N型CNFET管的栅极连接，所述的第四P型CNFET管的漏极、所述的第五P型CNFET管的漏极、所述的第五N型CNFET管的漏极和所述的第八P型CNFET管的栅极连接，所述的第一N型CNFET管的栅极和所述的第一反相器的输入端连接，所述的第一N型CNFET管的源极和所述的第二N型CNFET管的漏极连接，所述的第二N型CNFET管的栅极和所述的第一反相器的输出端连接，所述的第五N型CNFET管的源极和所述的第六N型CNFET管的漏极连接，所述的第六P型CNFET管的漏极和所述的第七P型CNFET管的源极连接，所述的第七P型CNFET管的漏极、所述的第七N型CNFET管的漏极、所述的第九N型CNFET管的源极、所述的第十N型CNFET管的漏极、所述的第九P型CNFET管的漏极、所述的第十P型CNFET管的栅极、所述的第十二P型CNFET管的栅极、所述的第十三N型CNFET管的栅极和所述的第十四N型CNFET管的栅极连接，所述的第八P型CNFET管的漏极和所述的第九N型CNFET管的漏极连接，所述的第九P型CNFET管的栅极和所述的第十一N型CNFET管的栅极连接且其连接端为所述的第一三值脉冲型D触发器的复位端，所述的第十P型CNFET管的漏极和所述的第十一P型CNFET管的源极连接，所述的第十一P型CNFET管的漏极、所述的第十一P型CNFET管的栅极、所述的第十二P型CNFET管的漏极、所述的第十二N型CNFET管的栅极、所述的第十二N型CNFET管的漏极和所述的第十四N型CNFET管的漏极连接且其连接端为所述的第一三值脉冲型D触发器的输出端，所述的第七N型CNFET管的源极和所述的第八N型CNFET管的漏极连接，所的第十N型CNFET管的源极和所述的第十一N型CNFET管的漏极连接，所述的第十N型CNFET管的栅极为所述的第一三值脉冲型D触发器的置位端，所述的第十二N型CNFET管的源极和所述的第十三N型CNFET管的漏极连接，所述的第二三值脉冲型D触发器的电路结构与所述的第一三值脉冲型D触发器的相同。该电路通过第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一反相器构成显性脉冲信号发生器，该显性脉冲信号发生器产生时钟脉冲供触发器工作，对时钟信号的建立时间要求小且可以节约硬件开销，同时该电路通过由第十PMOS管、第十一PMOS管、第十二PMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管N14构成的三值反相器结构输出信号，对后续电路驱动能力强。

所述的进位/借位电路包括第一文字0运算电路、第一文字2非运算电路、第三二选一选择器、时序控制器、第二反相器、第三反相器和第四反相器；所述的第一文字0运算电路具有输入端和输出端，所述的第一文字2非运算电路具有输入端和输出端，所述的第三二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的时序控制器具有控制端、时钟输入端和时钟输出端，所述的第一文字0运算电路的输入端和所述的第一文字2非运算电路的输入端连接且其连接端为所述的进位/借位电路的数据输入端，所述的第一文字0运算电路的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第三二选一选择器的第二输入端连接，所述的第一文字2非运算电路的输出端和所述的第三二选一选择器的第一输入端连接，所述的第三二选一选择器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的时序控制器的控制端连接，所述的时序控制器的时钟输入端为所述的进位/借位电路的时钟输入端，所述的时序控制器的时钟输出端为所述的进位/借位电路的时钟输出端，所述的第三二选一选择器的选择端为所述的进位/借位电路的选择端。该进位/借位电路首先通过第一文字0运算电路、第一文字2非运算电路产生用于判断进位/借位的控制信号，并通过第三反相器和第四反相器形成的延时链延时之后控制时钟信号的输入，可以控制计数器仅在需要跳变时接收时钟信号，降低计数器功耗。

所述的第一文字0运算电路包括第十三P型CNFET管和第十五N型CNFET管，所述的第十三P型CNFET管的源极接入第一电源，所述的第十三P型CNFET管的栅极和所述的第十五N型CNFET管的栅极连接且其连接端为所述的第一文字0运算电路的输入端，所述的第十三P型CNFET管的漏极和所述的第十五N型CNFET管的漏极连接且其连接端为所述的第一文字0运算电路的输出端，所述的第十五N型CNFET管的源极接地；所述的第一文字2非运算电路包括第十四P型CNFET管和第十六N型CNFET管，所述的第十四P型CNFET管的源极接入第一电源，所述的第十四P型CNFET管的栅极和所述的第十六N型CNFET管的栅极连接且其连接端为所述的第一文字2非运算电路的输入端，所述的第十四P型CNFET管的漏极和所述的第十六N型CNFET管的漏极连接且其连接端为所述的第一文字2非运算电路的输出端，所述的第十六N型CNFET管的源极接地。

所述的时序控制器包括第十五P型CNFET管、第十六P型CNFET管、第十七N型CNFET管和第五反相器；所述的第十六P型CNFET管的源极接入第一电源，所述的第十六P型CNFET管的栅极、所述的第十七N型CNFET管的栅极和所述的第五反相器的输入端连接且其连接端为所述的时序控制器的控制端，所述的第十六P型CNFET管的漏极、所述的第十七N型CNFET管的漏极和所述的第十五P型CNFET管的漏极连接且其连接端为所述的时序控制器的时钟输出端，所述的第十七N型CNFET管的源极和所述的第十五P型CNFET管的源极连接且其连接端为所述的时序控制器的时钟输入端，所述的第十五P型CNFET管的栅极和所述的第五反相器的输出端连接。该时序控制器通过第十五PMOS管和第十六PMOS管形成的传输门传输时钟信号，通过第十七PMOS管保持时钟信号处于高电平，防止因进位/借位电路中延时链长度不足使得时钟信号传输不全而导致计数器无法正常工作，保证计数器的正常使用。

所述的第一模加1电路包括第十七P型CNFET管、第十八P型CNFET管、第十九P型CNFET管、第二十P型CNFET管、第十八N型CNFET管、第十九N型CNFET管、第二十N型CNFET管和第二文字2非运算电路，所述的第二文字2非运算电路的电路结构和所述的第一文字2非运算电路相同，所述的第十八P型CNFET管的源极、所述的第十九P型CNFET管的源极和所述的第二十P型CNFET管的源极均接入第一电源，所述的第十七P型CNFET管的源极接入第二电源，所述的第十八P型CNFET管的栅极、所述的第十七P型CNFET管的栅极、所述的第十八N型CNFET管的栅极、所述的第十九N型CNFET管的栅极和所述的第二文字2非运算电路的输入端连接且其连接端为所述的第一模加1电路的输入端，所述的第十七P型CNFET管的漏极、所述的第十八N型CNFET管的漏极和所述的第二十P型CNFET管的漏极连接且其连接端为所述的第一模加1电路的输出端，所述的第十八P型CNFET管的漏极、所述的第十九P型CNFET管的漏极、所述的第二十P型CNFET管的栅极和所述的第十九N型CNFET管的漏极连接，所述的第十九N型CNFET管的源极和所述的第二十N型CNFET管的漏极连接，所述的第二十N型CNFET管的栅极、所述的第十九P型CNFET管的栅极和所述的第二文字2非运算电路的输出端连接，所述的第十八N型CNFET管的源极和所述的第二十N型CNFET管的源极接地，所述的第二模加1电路的电路结构和所述的第一模加1电路相同。该电路在输出为逻辑值“2”的支路采用第十八PMOS管、第十九PMOS管、第十九NMOS管和第二十NMOS管产生的信号控制第二十PMOS管，从而使逻辑值“2”的输出延时略大于逻辑值“0”和逻辑值“1”，使得电路具有输入由逻辑值“2”跳变到逻辑值“0”时，输出不会产生竞争冒险的优点。

所述的第一模加2电路包括第二十一P型CNFET管、第二十二P型CNFET管、第二十三P型CNFET管、第二十四P型CNFET管、第二十一N型CNFET管、第二十二N型CNFET管、第二十三N型CNFET管、第三文字2非运算电路和第二文字0运算电路；所述的第三文字2非运算电路的电路结构和所述的第一文字2非运算电路相同，所述的第二文字0运算电路的电路结构和所述的第一文字0运算电路相同，所述的第二十一P型CNFET管的源极和所述的第二十三P型CNFET管的源极均接入第一电源，所述的第二十四P型CNFET管的源极接入第二电源，所述的第二十一P型CNFET管的漏极和所述的第二十二P型CNFET管的源极连接，所述的第二十一P型CNFET管的栅极、所述的第二十一N型CNFET管的栅极和所述的第二文字0运算电路的输出端连接，所述的第二十二P型CNFET管的栅极、所述的第二十三P型CNFET管的栅极、所述的第二十二N型CNFET管的栅极、所述的第二文字0运算电路的输入端和所述的第三文字2非运算电路的输入端连接，所述的第二十二P型CNFET管的漏极、所述的第二十一N型CNFET管的漏极、所述的第二十二N型CNFET管的漏极和所述的第二十三N型CNFET管的栅极连接，所述的第二十一N型CNFET管的源极、所述的第二十二N型CNFET管的源极和所述的第二十三N型CNFET管的源极均接地，所述的第二十三P型CNFET管的漏极、所述的第二十三N型CNFET管的漏极、所述的第二十四P型CNFET管的漏极连接且其连接端为所述的第一模加2电路的输出端，所述的第二十四P型CNFET管的栅极和所述的第三文字2非运算电路的输出端连接，

所述的第二模加2电路的电路结构和所述的第一模加2电路相同。该电路在输出为逻辑值“0”的支路采用第二十一PMOS管、第二十二PMOS管、第二十一NMOS管和第二十二NMOS管产生的信号控制第二十三NMOS管，从而使逻辑值“0”的输出延时略大于逻辑值“1”和逻辑值“2”，使得电路具有输入由逻辑值“0”跳变到逻辑值“2”时，输出不会产生竞争冒险的优点。

与现有技术相比，本发明的优点在于通过一个低位计数单元和n个电路结构相同的高位计数单元构成可逆计数器，低位计数单元包括第一三值脉冲型D触发器、第一二选一选择器、第一模加1电路和第一模加2电路，高位计数单元包括第二三值脉冲型D触发器、第二二选一选择器、第二模加1电路、第二模加2电路和进位/借位电路，每一级计数单元的时钟信号都是通过进位/借位电路将前一级计数单元的时钟信号处理后输入本级技术单元，保证了每一级计数单元只在需要计数的时候接收时钟信号，减少了计数器因时钟信号变化而产生的冗余跳变，从而降低了电路的动态功耗，使三值可逆计数器具有较低的功耗，HSPICE的仿真结果表明本发明的三值可逆计数器具有正确的逻辑功能且能耗降低了36.4%。

附图说明

图1为传统的两位三进制加计数器的电路原理框图；

图2为本发明的电路原理框图；

图3为本发明的低位计数单元的结构图；

图4为本发明的高位计数单元的结构图；

图5为本发明的第一三值脉冲型D触发器的电路图；

图6为本发明的进位/借位电路的电路图；

图7（a）为本发明的第一文字0运算电路的电路图；

图7（b）为本发明的第一文字0运算电路的符号图；

图8（a）为本发明的第一文字2非运算电路的电路图；

图8（b）为本发明的第一文字2非运算电路的符号图；

图9（a）为本发明的时序控制器的电路图；

图9（b）为本发明的时序控制器的符号图；

图10（a）为本发明的第一模加1电路的电路图；

图10（b）为本发明的第一模加1电路的符号图；

图11（a）为本发明的第一模加2电路的电路图；

图11（b）为本发明的第一模加2电路的符号图；

图12为本发明的仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2~图4所示，一种利用碳纳米场效应晶体管的三值可逆计数器，包括一个低位计数单元和n个电路结构相同的高位计数单元，n为大于等于1的整数；低位计数单元包括第一三值脉冲型D触发器D1、第一二选一选择器S1、第一模加1电路A1和第一模加2电路B1，第一三值脉冲型D触发器D1具有输入端、时钟端、置位端、复位端和输出端，第一二选一选择器S1具有第一输入端、第二输入端选择端和输出端，第一模加1电路A1具有输入端和输出端，第一模加2电路B1具有输入端和输出端，第一二选一选择器S1的输出端和第一三值脉冲型D触发器D1的输入端连接，第一二选一选择器S1的第一输入端和第一模加1电路A1的输出端连接，第一二选一选择器S1的第二输入端和第一模加2电路B1的输出端连接，第一模加1电路A1的输入端、第一模加2电路B1的输入端和第一三值脉冲型D触发器D1的输出端连接且其连接端为低位计数单元的输出端，第一三值脉冲型D触发器D1的时钟端为低位计数单元的时钟端，第一三值脉冲型D触发器D1的置位端为低位计数单元的置位端，第一三值脉冲型D触发器D1的复位端为低位计数单元的复位端，第一二选一选择器S1的选择端为低位计数单元的选择端；高位计数单元包括第二三值脉冲型D触发器D2、第二二选一选择器S2、第二模加1电路A2、第二模加2电路B2和进位/借位电路C1，第二三值脉冲型D触发器D2具有输入端、时钟端、置位端、复位端和输出端，第二二选一选择器S2具有第一输入端、第二输入端、选择端和输出端，第二模加1电路A2具有输入端和输出端，第二模加2电路B2具有输入端和输出端，进位/借位电路C1具有数据输入端、选择端、时钟输入端和时钟输出端，第二二选一选择器S2的输出端和第二三值脉冲型D触发器D2的输入端连接，第二二选一选择器S2的第一输入端和第二模加1电路A2的输出端连接，第二二选一选择器S2的第二输入端和第二模加2电路B2的输出端连接，第二模加1电路A2的输入端、第二模加2电路B2的输入端和第二三值脉冲型D触发器D2的输出端连接且其连接端为高位计数单元的输出端，第二三值脉冲型D触发器D2的置位端为高位计数单元的置位端，第二三值脉冲型D触发器D2的复位端为高位计数单元的复位端，进位/借位电路C1的时钟输入端为高位计数单元的时钟输入端，进位/借位电路C1的时钟输出端和第二三值脉冲型D触发器D2的时钟端连接且其连接端为高位计数单元的时钟输出端，进位/借位电路C1的数据输入端为高位计数单元的数据输入端，第二二选一选择器S2的选择端和进位/借位电路C1的选择端连接且其连接端为高位计数单元的选择端；低位计数单元的置位端和n个高位计数单元的置位端连接且其连接端为三值可逆计数器的置位端，用于接入置位信号，低位计数单元的复位端和n个高位计数单元的复位端连接且其连接端为三值可逆计数器的复位端，用于接入复位信号，低位计数单元的选择端和n个高位计数单元的选择端连接且其连接端为三值可逆计数器的选择端，用于接入选择信号，低位计数单元的时钟端和第1位高位计数单元的时钟输入端连接且其连接端为三值可逆计数器的时钟输入端，用于接入时钟信号，低位计数单元的输出端和第1位高位计数单元的数据输入端连接且其连接端为三值可逆计数器的第1位计数信号输出端，第k位高位计数单元的时钟输出端和第k+1位高位计数单元的时钟输入端连接，第k位高位计数单元的输出端和第k+1位高位计数单元的数据输入端连接且其连接端为三值可逆计数器的第k+1位计数信号输出端，k=1，2，…，n-1，第n位高位计数单元的输出端为三值可逆计数器的第n+1位计数信号输出端。

实施例二：如图2~图4所示，一种利用碳纳米场效应晶体管的三值可逆计数器，包括一个低位计数单元和n个电路结构相同的高位计数单元，n为大于等于1的整数；低位计数单元包括第一三值脉冲型D触发器D1、第一二选一选择器S1、第一模加1电路A1和第一模加2电路B1，第一三值脉冲型D触发器D1具有输入端、时钟端、置位端、复位端和输出端，第一二选一选择器S1具有第一输入端、第二输入端选择端和输出端，第一模加1电路A1具有输入端和输出端，第一模加2电路B1具有输入端和输出端，第一二选一选择器S1的输出端和第一三值脉冲型D触发器D1的输入端连接，第一二选一选择器S1的第一输入端和第一模加1电路A1的输出端连接，第一二选一选择器S1的第二输入端和第一模加2电路B1的输出端连接，第一模加1电路A1的输入端、第一模加2电路B1的输入端和第一三值脉冲型D触发器D1的输出端连接且其连接端为低位计数单元的输出端，第一三值脉冲型D触发器D1的时钟端为低位计数单元的时钟端，第一三值脉冲型D触发器D1的置位端为低位计数单元的置位端，第一三值脉冲型D触发器D1的复位端为低位计数单元的复位端，第一二选一选择器S1的选择端为低位计数单元的选择端；高位计数单元包括第二三值脉冲型D触发器D2、第二二选一选择器S2、第二模加1电路A2、第二模加2电路B2和进位/借位电路C1，第二三值脉冲型D触发器D2具有输入端、时钟端、置位端、复位端和输出端，第二二选一选择器S2具有第一输入端、第二输入端、选择端和输出端，第二模加1电路A2具有输入端和输出端，第二模加2电路B2具有输入端和输出端，进位/借位电路C1具有数据输入端、选择端、时钟输入端和时钟输出端，第二二选一选择器S2的输出端和第二三值脉冲型D触发器D2的输入端连接，第二二选一选择器S2的第一输入端和第二模加1电路A2的输出端连接，第二二选一选择器S2的第二输入端和第二模加2电路B2的输出端连接，第二模加1电路A2的输入端、第二模加2电路B2的输入端和第二三值脉冲型D触发器D2的输出端连接且其连接端为高位计数单元的输出端，第二三值脉冲型D触发器D2的置位端为高位计数单元的置位端，第二三值脉冲型D触发器D2的复位端为高位计数单元的复位端，进位/借位电路C1的时钟输入端为高位计数单元的时钟输入端，进位/借位电路C1的时钟输出端和第二三值脉冲型D触发器D2的时钟端连接且其连接端为高位计数单元的时钟输出端，进位/借位电路C1的数据输入端为高位计数单元的数据输入端，第二二选一选择器S2的选择端和进位/借位电路C1的选择端连接且其连接端为高位计数单元的选择端；低位计数单元的置位端和n个高位计数单元的置位端连接且其连接端为三值可逆计数器的置位端，用于接入置位信号，低位计数单元的复位端和n个高位计数单元的复位端连接且其连接端为三值可逆计数器的复位端，用于接入复位信号，低位计数单元的选择端和n个高位计数单元的选择端连接且其连接端为三值可逆计数器的选择端，用于接入选择信号，低位计数单元的时钟端和第1位高位计数单元的时钟输入端连接且其连接端为三值可逆计数器的时钟输入端，用于接入时钟信号，低位计数单元的输出端和第1位高位计数单元的数据输入端连接且其连接端为三值可逆计数器的第1位计数信号输出端，第k位高位计数单元的时钟输出端和第k+1位高位计数单元的时钟输入端连接，第k位高位计数单元的输出端和第k+1位高位计数单元的数据输入端连接且其连接端为三值可逆计数器的第k+1位计数信号输出端，k=1，2，…，n-1，第n位高位计数单元的输出端为三值可逆计数器的第n+1位计数信号输出端。

如图5所示，本实施例中，第一三值脉冲型D触发器D1包括第一P型CNFET管P1、第二P型CNFET管P2、第三P型CNFET管P3、第四P型CNFET管P4、第五P型CNFET管P5、第六P型CNFET管P6、第七P型CNFET管P7、第八P型CNFET管P8、第九P型CNFET管P9、第十P型CNFET管P10、第十一P型CNFET管P11、第十二P型CNFET管P12、第一N型CNFET管N1、第二N型CNFET管N2、第三N型CNFET管N3、第四N型CNFET管N4、第五N型CNFET管N5、第六N型CNFET管N6、第七N型CNFET管N7、第八N型CNFET管N8、第九N型CNFET管N9、第十N型CNFET管N10、第十一N型CNFET管N11、第十二N型CNFET管N12、第十三N型CNFET管N13、第十四N型CNFET管N14和第一反相器E1；第一P型CNFET管P1的源极、第二P型CNFET管P2的源极、第三P型CNFET管P3的源极、第四P型CNFET管P4的源极、第五P型CNFET管P5的源极、第六P型CNFET管P6的源极、第九P型CNFET管P9的源极、第十P型CNFET管P10的源极和第十二P型CNFET管P12的源极均接入第一电源VDD，第八P型CNFET管P8的源极接入第二电源VDD/2，第二电源VDD/2的幅值电压是第一电源VDD的一半；第一P型CNFET管P1的栅极、第二N型CNFET管N2的源极、第三N型CNFET管N3的源极、第四N型CNFET管N4的源极、第六N型CNFET管N6的源极、第八N型CNFET管N8的源极、第十一N型CNFET管N11的源极、第十三N型CNFET管N13的源极和第十四N型CNFET管N14的源极均接地，第一P型CNFET管P1的漏极、第二P型CNFET管P2的栅极、第一N型CNFET管N1的漏极、第三N型CNFET管N3的栅极和第七P型CNFET管P7的栅极连接且其连接端为第一三值脉冲型D触发器D1的时钟端，第二P型CNFET管P2的漏极、第三N型CNFET管N3的漏极、第七N型CNFET管N7的栅极和第九N型CNFET管N9的栅极连接，第三P型CNFET管P3的栅极、第四N型CNFET管N4的栅极、第五P型CNFET管P5的栅极、第六N型CNFET管N6的栅极、第六P型CNFET管P6的栅极和第八N型CNFET管N8的栅极连接且其连接端为第一三值脉冲型D触发器D1的输入端，第三P型CNFET管P3的漏极、第四P型CNFET管P4的栅极、第四N型CNFET管N4的漏极和第五N型CNFET管N5的栅极连接，第四P型CNFET管P4的漏极、第五P型CNFET管P5的漏极、第五N型CNFET管N5的漏极和第八P型CNFET管P8的栅极连接，第一N型CNFET管N1的栅极和第一反相器E1的输入端连接，第一N型CNFET管N1的源极和第二N型CNFET管N2的漏极连接，第二N型CNFET管N2的栅极和第一反相器E1的输出端连接，第五N型CNFET管N5的源极和第六N型CNFET管N6的漏极连接，第六P型CNFET管P6的漏极和第七P型CNFET管P7的源极连接，第七P型CNFET管P7的漏极、第七N型CNFET管N7的漏极、第九N型CNFET管N9的源极、第十N型CNFET管N10的漏极、第九P型CNFET管P9的漏极、第十P型CNFET管P10的栅极、第十二P型CNFET管P12的栅极、第十三N型CNFET管N13的栅极和第十四N型CNFET管N14的栅极连接，第八P型CNFET管P8的漏极和第九N型CNFET管N9的漏极连接，第九P型CNFET管P9的栅极和第十一N型CNFET管N11的栅极连接且其连接端为第一三值脉冲型D触发器D1的复位端，第十P型CNFET管P10的漏极和第十一P型CNFET管P11的源极连接，第十一P型CNFET管P11的漏极、第十一P型CNFET管P11的栅极、第十二P型CNFET管P12的漏极、第十二N型CNFET管N12的栅极、第十二N型CNFET管N12的漏极和第十四N型CNFET管N14的漏极连接且其连接端为第一三值脉冲型D触发器D1的输出端，第七N型CNFET管N7的源极和第八N型CNFET管N8的漏极连接，所的第十N型CNFET管N10的源极和第十一N型CNFET管N11的漏极连接，第十N型CNFET管N10的栅极为第一三值脉冲型D触发器D1的置位端，第十二N型CNFET管N12的源极和第十三N型CNFET管N13的漏极连接，第二三值脉冲型D触发器D2的电路结构与第一三值脉冲型D触发器D1的相同。

如图6所示，本实施例中，进位/借位电路C1包括第一文字0运算电路F1、第一文字2非运算电路G1、第三二选一选择器S3、时序控制器H、第二反相器E2、第三反相器E3和第四反相器E4；第一文字0运算电路F1具有输入端和输出端，第一文字2非运算电路G1具有输入端和输出端，第三二选一选择器S3具有第一输入端、第二输入端、选择端和输出端，时序控制器H具有控制端、时钟输入端和时钟输出端，第一文字0运算电路F1的输入端和第一文字2非运算电路G1的输入端连接且其连接端为进位/借位电路C1的数据输入端，第一文字0运算电路F1的输出端和第二反相器E2的输入端连接，第二反相器E2的输出端和第三二选一选择器S3的第二输入端连接，第一文字2非运算电路G1的输出端和第三二选一选择器S3的第一输入端连接，第三二选一选择器S3的输出端和第三反相器E3的输入端连接，第三反相器E3的输出端和第四反相器E4的输入端连接，第四反相器E4的输出端和时序控制器H的控制端连接，时序控制器H的时钟输入端为进位/借位电路C1的时钟输入端，时序控制器H的时钟输出端为进位/借位电路C1的时钟输出端，第三二选一选择器S3的选择端为进位/借位电路C1的选择端。

如图7（a）、7（b）、8（a）和8（b）所示，本实施例中，第一文字0运算电路F1包括第十三P型CNFET管P13和第十五N型CNFET管N15，第十三P型CNFET管P13的源极接入第一电源VDD，第十三P型CNFET管P13的栅极和第十五N型CNFET管N15的栅极连接且其连接端为第一文字0运算电路F1的输入端，第十三P型CNFET管P13的漏极和第十五N型CNFET管N15的漏极连接且其连接端为第一文字0运算电路F1的输出端，第十五N型CNFET管N15的源极接地；第一文字2非运算电路G1包括第十四P型CNFET管P14和第十六N型CNFET管N16，第十四P型CNFET管P14的源极接入第一电源VDD，第十四P型CNFET管P14的栅极和第十六N型CNFET管N16的栅极连接且其连接端为第一文字2非运算电路G1的输入端，第十四P型CNFET管P14的漏极和第十六N型CNFET管N16的漏极连接且其连接端为第一文字2非运算电路G1的输出端，第十六N型CNFET管N16的源极接地。

如图9（a）和图9（b）所示，本实施例中，时序控制器包括第十五P型CNFET管P15、第十六P型CNFET管P16、第十七N型CNFET管N17和第五反相器E5；第十六P型CNFET管P16的源极接入第一电源VDD，第十六P型CNFET管P16的栅极、第十七N型CNFET管N17的栅极和第五反相器E5的输入端连接且其连接端为时序控制器H的控制端，第十六P型CNFET管P16的漏极、第十七N型CNFET管N17的漏极和第十五P型CNFET管P15的漏极连接且其连接端为时序控制器H的时钟输出端，第十七N型CNFET管N17的源极和第十五P型CNFET管P15的源极连接且其连接端为时序控制器H的时钟输入端，第十五P型CNFET管P15的栅极和第五反相器E5的输出端连接。

如图10（a）和图10（b）所示，本实施例中，第一模加1电路A1包括第十七P型CNFET管P17、第十八P型CNFET管P18、第十九P型CNFET管P19、第二十P型CNFET管P20、第十八N型CNFET管N18、第十九N型CNFET管N19、第二十N型CNFET管N20和第二文字2非运算电路G2，第二文字2非运算电路G2的电路结构和第一文字2非运算电路G1相同，第十八P型CNFET管P18的源极、第十九P型CNFET管P19的源极和第二十P型CNFET管P20的源极均接入第一电源VDD，第十七P型CNFET管P17的源极接入第二电源VDD/2，第十八P型CNFET管P18的栅极、第十七P型CNFET管P17的栅极、第十八N型CNFET管N18的栅极、第十九N型CNFET管N19的栅极和第二文字2非运算电路G2的输入端连接且其连接端为第一模加1电路A1的输入端，第十七P型CNFET管P17的漏极、第十八N型CNFET管N18的漏极和第二十P型CNFET管P20的漏极连接且其连接端为第一模加1电路A1的输出端，第十八P型CNFET管P18的漏极、第十九P型CNFET管P19的漏极、第二十P型CNFET管P20的栅极和第十九N型CNFET管N19的漏极连接，第十九N型CNFET管N19的源极和第二十N型CNFET管N20的漏极连接，第二十N型CNFET管N20的栅极、第十九P型CNFET管P19的栅极和第二文字2非运算电路G2的输出端连接，第十八N型CNFET管N18的源极和第二十N型CNFET管N20的源极接地，第二模加1电路A2的电路结构和第一模加1电路A1相同。

如图11（a）和图11（b）所示，本实施例中，第一模加2电路B1包括第二十一P型CNFET管P21、第二十二P型CNFET管P22、第二十三P型CNFET管P23、第二十四P型CNFET管P24、第二十一N型CNFET管N21、第二十二N型CNFET管N22、第二十三N型CNFET管N23、第三文字2非运算电路G3和第二文字0运算电路F2；第三文字2非运算电路G3的电路结构和第一文字2非运算电路G1相同，第二文字0运算电路F2的电路结构和第一文字0运算电路F1相同，第二十一P型CNFET管P21的源极和第二十三P型CNFET管P23的源极均接入第一电源VDD，第二十四P型CNFET管P24的源极接入第二电源VDD/2，第二十一P型CNFET管P21的漏极和第二十二P型CNFET管P22的源极连接，第二十一P型CNFET管P21的栅极、第二十一N型CNFET管N21的栅极和第二文字0运算电路F2的输出端连接，第二十二P型CNFET管P22的栅极、第二十三P型CNFET管P23的栅极、第二十二N型CNFET管N22的栅极、第二文字0运算电路F2的输入端和第三文字2非运算电路G3的输入端连接，第二十二P型CNFET管P22的漏极、第二十一N型CNFET管N21的漏极、第二十二N型CNFET管N22的漏极和第二十三N型CNFET管N23的栅极连接，第二十一N型CNFET管N21的源极、第二十二N型CNFET管N22的源极和第二十三N型CNFET管N23的源极均接地，第二十三P型CNFET管P23的漏极、第二十三N型CNFET管N23的漏极、第二十四P型CNFET管P24的漏极连接且其连接端为第一模加2电路B1的输出端，第二十四P型CNFET管P24的栅极和第三文字2非运算电路G3的输出端连接，第二模加2电路B2的电路结构和第一模加2电路B1相同。

对本发明利用碳纳米场效应晶体管的三值可逆计数器（四位），利用HSPICE进行功能仿真，仿真采用斯坦福大学32nm标准模型库，此模型库考虑到了非理想条件下碳纳米管的电荷屏蔽效应、寄生效应的因素对电路造成的影响，因此用此模型库仿真出来的结果精确可靠。图12为本发明利用碳纳米场效应晶体管的三值可逆计数器的工作波形。分析图12可知，每一级高级计数单元的时钟信号都是通过其内含有的时序控制电路将前一级计数单元的时钟信号处理后输入，保证了每一级高级计数单元只在需要计数的时候接收时钟信号，减少了高级计数单元因时钟信号变化而产生的冗余跳变，从而降低了电路的动态功耗。

一种利用碳纳米场效应晶体管的三值可逆计数器专利购买费用说明