专利摘要

一种偶数次格雷码计数器电路，属于集成电路领域。本发明能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式2M‑1<2N≤2M确定；本发明提出的格雷码计数器包括M+1组触发器组和一个控制模块，根据计数的第N次确定第M+1组至第二组触发器组中是由第M+1个D触发器至第二个D触发器的Q输出端或QB输出端作为所述第M+1组至第二组触发器组的输出端输出M位格雷码；控制模块包括与门，与门的输入端连接M位格雷码，其输出端输出标志信号FLAG，当计数到N次时标志信号FLAG为逻辑1，其余时候为逻辑0；M+1组触发器组分别由一个D触发器和各自的逻辑电路组成。本发明在相邻计数码值间不会出现过渡态，电路简洁，实现任意偶数次的计数。

权利要求

1.一种偶数次格雷码计数器电路，其特征在于，所述格雷码计数器能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式(1)确定；

2M-1&lt;2N≤2M(1)

所述格雷码计数器包括M+1组触发器组和一个控制模块，所述第M+1至第二组触发器组的输出端输出所述M位格雷码；

所述控制模块包括与门，与门的输入端连接所述M位格雷码，其输出端输出标志信号(FLAG)，当计数到N次时所述标志信号(FLAG)为逻辑1，其余时候为逻辑0；

第一组触发器组包括第一个D触发器，第一个D触发器的时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；

第二组触发器组包括第二个D触发器、第一或非门和第一反相器，第一反相器的输入端连接第一个D触发器的Q输出端，其输出端连接第一或非门的第一输入端；第一或非门的第二输入端连接所述标志信号(FLAG)，其输出端连接第二个D触发器的使能端；第二个D触发器的时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；

第L组触发器组包括第L个D触发器、第L-1或非门和第L-2与非门，其中L为正整数，且3≤L≤M；第L-2与非门的输入端连接第一个D触发器至第L-2个D触发器的QB输出端和第L-1个D触发器的Q输出端，其输出端连接第L-1或非门的第一输入端；第L-1或非门的第二输入端连接所述标志信号(FLAG)，其输出端连接第L个D触发器的使能端；第L个D触发器的时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；

第M+1组触发器组包括第M+1个D触发器、第二反相器、第M-1与非门和第M与非门，第二反相器的输入端连接所述标志信号(FLAG)，其输出端连接第M与非门的第一输入端；第M-1与非门的输入端连接第二个D触发器至第M个D触发器的QB输出端和第M+1个D触发器的Q输出端，其输出端连接第M与非门的第二输入端；第M+1个D触发器的使能端连接第M与非门的输出端，其时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；

根据计数的第N次确定第M+1组至第二组触发器组中是由第M+1个D触发器至第二个D触发器的Q输出端或QB输出端作为所述第M+1组至第二组触发器组的输出端。

2.根据权利要求1所述的偶数次格雷码计数器电路，其特征在于，所述格雷码计数器计数为12位，则格雷码为4位，所述格雷码计数器包括5个触发器组，计数为6时格雷码为0111，则第五个D触发器的QB输出端、第四个D触发器的Q输出端、第三个D触发器的Q输出端和第二个D触发器的Q输出端作为所述格雷码计数器的输出端输出所述4位格雷码。

说明书

技术领域

本发明属于集成电路领域，尤其涉及一种格雷码计数器，可以实现偶数次计数。

背景技术

随着电子技术的发展，很多领域时钟频率和数据传输速度达到GHz，例如PIC接口、SATA接口等。传统二进制计数器的稳定性与唯一性难以保证，例如八位数字计数系统数字信号0011 1111(63)变化为0100 0000(64)时，虽然在数值上看该信号只增加了一个单位，但在系统内部需要有7位电平翻转来完成这一变化。从而可能会出现00111101(61)、00101001(41)、00101000(40)、01101000(104)、01100000(96)等错误过渡状态，这些过渡状态会增加计数结果的不确定性，如果该计数系统用于片选或选址等工作中，就有很大可能造成错误地址数据的读写。

格雷码计数器能克服传统二进制计数器的这一缺点，格雷码的相邻两个数值之间只有一位码值不同，即每次计数变化只有一位的输出电平翻转，翻转次数远远少于二进制计数器，因此不会出现二进制计数器那样可能严重影响系统精确度的错误数据，提高系统的抗干扰能力。

以下是4位格雷码计数器与二进制计数器码字比较。

传统的格雷码计数器有两种实现方式：一种是通过二进制码字与格雷码转换关系得到，即对于N位二进制码字，MSB最高位不变，从次高位起，依次将其每一位与其相邻左边一位异或，并将其作为对应格雷码该位的值，即

gray[N-1]＝bin[N-1]

gray[N-2]＝bin[N-1]^bin[N-2]

gray[p]＝bin[p+1]^bin[p]

……

Gray[0]＝bin[1]^bin[0]

其中gray[p]表示第p位格雷码，bin[p]表示第p位二进制码，p表示第p位码字。

另一种是由N+1个触发器构成的N位格雷码计数器，最低位即第0位计数器在每个计数时钟沿反向；当第0位触发器CNT[0]为1时，次低位第一位触发器CNT[1]在计数时钟沿反向；第M位触发器CNT[M]，M为1&lt;M&lt;N的自然数，当第M-1位触发器CNT[M-1]为1，第0位触发器CNT[0]到第M-2位触发器CNT[M-2]全为0时，第M位触发器CNT[M]在计数时钟沿反向；第N位触发器CNT[N]，当第0位触发器CNT[0]到第N-2位触发器CNT[N-2]全为0时，第N位触发器CNT[N]在计数时钟沿反向。将第N位触发器CNT[N]到第一位触发CNT[1]输出即得到N位格雷码计数器的输出。

在上述两种方式中，第一种是将二进制计数器码字转换为格雷码，因二进制计数器存在过渡态，所以转换后的格雷码相应也具有过渡态，因此还是不能保证输出的格雷码的稳定性与唯一性。第二种格雷码计数器可得到不存在过渡态的格雷码计数码值，但只能针对N位格雷码即2N计数，不能对任意偶数进行计数，具有使用的局限性。

发明内容

针对上述传统格雷码计数器存在的不稳定和只能实现2N次计数的不足不出，本发明提出一种格雷码计数器电路，能提供稳定且唯一的输出，且能实现任意偶数次的计数。

本发明的技术方案为：

一种偶数次格雷码计数器，所述格雷码计数器能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式(1)确定；

2M-1&lt;2N≤2M (1)

所述格雷码计数器包括M+1组触发器组和一个控制模块，所述第M+1至第二组触发器组的输出端输出所述M位格雷码；

所述控制模块包括与门，与门的输入端连接所述M位格雷码，其输出端输出标志信号FLAG，当计数到N次时所述标志信号FLAG为逻辑1，其余时候为逻辑0；

第一组触发器组包括第一个D触发器，第一个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；

第二组触发器组包括第二个D触发器、第一或非门和第一反相器，第一反相器的输入端连接第一个D触发器的Q输出端，其输出端连接第一或非门的第一输入端；第一或非门的第二输入端连接所述标志信号FLAG，其输出端连接第二个D触发器的使能端；第二个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；

第L组触发器组包括第L个D触发器、第L-1或非门和第L-2与非门，其中L为正整数，且3≤L≤M；第L-2与非门的输入端连接第一个D触发器至第L-2个D触发器的QB输出端和第L-1个D触发器的Q输出端，其输出端连接第L-1或非门的第一输入端；第L-1或非门的第二输入端连接所述标志信号FLAG，其输出端连接第L个D触发器的使能端；第L个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；

第M+1组触发器组包括第M+1个D触发器、第二反相器、第M-1与非门和第M与非门，第二反相器的输入端连接所述标志信号FLAG，其输出端连接第M与非门的第一输入端；第M-1与非门的输入端连接第二个D触发器至第M个D触发器的QB输出端和第M+1个D触发器的Q输出端，其输出端连接第M与非门的第二输入端；第M+1个D触发器的使能端连接第M与非门的输出端，其时钟端连接时钟信号CLK，其D输入端连接其QB输出端；

根据计数的第N次确定第M+1组至第二组触发器组中是由第M+1个D触发器至第二个D触发器的Q输出端或QB输出端作为所述第M+1组至第二组触发器组的输出端。

具体的，所述格雷码计数器计数为12位，则格雷码为4位，所述格雷码计数器包括5个触发器组，计数为6时格雷码为0111，则第五个D触发器的QB输出端、第四个D触发器的Q输出端、第三个D触发器的Q输出端和第二个D触发器的Q输出端作为所述格雷码计数器的输出端输出所述4位格雷码。

本发明的有益效果为：与传统二进制计数器相比，本发明提出的格雷码计数器的输出码值在每个时钟沿只有一个比特发生翻转，减小了计数器的错误率；与传统只能实现2N次计数的格雷码计数器相比，本发明能够实现任意偶数次的格雷码计数，且本发明还具有占用资源少和电路面积小的特点。

附图说明

图1为具有使能端的D触发器的逻辑结构图。

图2为第1组触发器组的逻辑电路图。

图3为第2组触发器组的逻辑电路图。

图4为第L组触发器组的逻辑电路图。

图5为第M+1组触发器组的逻辑电路图。

图6为本发明提出的格雷码计数器在实施例中计数12的电路图。

图7为本发明提出的格雷码计数器在实施例中计数12的时序变化图。

图8为本发明提出的一种偶数次格雷码计数器电路的电路结构示意图。

具体实施方式

下面结合附图及具体实施方式对本发明作进一步的描述。

本发明提出的一种偶数次格雷码计数器电路，能够实现偶数次即2N次的计数，计数2N次需要M位格雷码，其中N和M为正整数，M的数值由公式2M-1&lt;2N≤2M确定。如图8所示为本发明提出的格雷码计数器的结构示意图，包括M+1组触发器组和一个控制模块，第M+1至第2组触发器组的输出端输出M位格雷码。控制模块包括与门，与门的输入端连接M位格雷码，其输出端输出标志信号FLAG，通过设置产生的标志信号FLAG控制计数数目，当计数到N时标志信号FLAG为逻辑1，其余时候为逻辑0。

如图2所示是第一组触发器组的结构示意图，包括第一个D触发器，第一个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端。

第一组触发器组的第一个D触发器的Q输出端Q[0]在每个时钟信号CLK的时钟沿翻转。

如图3所示是第二组触发器组的结构示意图，包括第二个D触发器、第一或非门和第一反相器，第一反相器的输入端连接第一个D触发器的Q输出端，其输出端连接第一或非门的第一输入端；第一或非门的第二输入端连接标志信号FLAG，其输出端连接第二个D触发器的使能端；第二个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端。

当且仅当第一组触发器组内的第一个D触发器的Q输出端Q[0]为1，且标志信号FLAG为0时，第二组触发器组的第二个D触发器的Q输出端Q[1]在计数时钟沿翻转。

如图4所示是第L组触发器组的结构示意图，包括第L个D触发器、第L-1或非门和第L-2与非门，其中L为正整数，且3≤L≤M；第L-2与非门的输入端连接第一个D触发器至第L-2个D触发器的QB输出端和第L-1个D触发器的Q输出端，其输出端连接第L-1或非门的第一输入端；第L-1或非门的第二输入端连接标志信号FLAG，其输出端连接第L个D触发器的使能端；第L个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端。

仅当第L-1组触发器组的第L-1个D触发器的Q输出端Q[L-2]为1，第1组至第L-2组触发器组内的D触发器的QB输出端QB[0]至QB[L-3]均为0，且标志信号FLAG为0时，第L组触发器组的第L个D触发器的Q输出端Q[L-1]在时钟计数上升沿翻转。

如图5所示是第M+1组触发器组的结构示意图，包括第M+1个D触发器、第二反相器、第M-1与非门和第M与非门，第二反相器的输入端连接标志信号FLAG，其输出端连接第M与非门的第一输入端；第M-1与非门的输入端连接第二个D触发器至第M个D触发器的QB输出端和第M+1个D触发器的Q输出端，其输出端连接第M与非门的第二输入端；第M+1个D触发器的使能端连接第M与非门的输出端，其时钟端连接时钟信号CLK，其D输入端连接其QB输出端。

除了第一组触发器组内的第一D触发器没有使能端外，其余D触发器均具有使能端，且所有D触发器输出QB端连接到自身输入D端，CLK端与时钟相连，RESET端与复位信号相连，如图1所示给出了具有使能端的D触发器的一种电路实现结构示意图，当使能信号EN为1时，D触发器正常工作，当使能信号EN为0时D触发器输出值保持不变。

计数器输出计数值在每个时钟计数沿变化，循环输出2N个计数值。当计数计到N时，标志信号FLAG拉高为1，此时第二组到第M组触发器组的D触发器使能端均被拉低，D触发器输出停止变化，第M+1组触发器组的第M+1个D触发器翻转，而第一组至第M组触发器组的输出值保持不变；之后继续计数，在计数从N+1到2N期间，根据格雷码的反射原理，N+1到2N对应的格雷码的低M-1位为计数N到1时的对应的格雷码低M-1位对应的触发器组的输出值。当计数到2N时，在下个计数时钟沿来到时，第M+1组触发器组的D触发器再次翻转。

根据计数第N次对应的格雷码确定第M+1组至第二组触发器组中是由第M+1个D触发器至第2个D触发器的Q输出端或QB输出端作为第M+1组至第2组触发器组的输出端，例如计数第N次的格雷码表示为00101，由对应D触发器的QB输出端表示0，对应D触发器的Q输出端表示1，则第6个D触发器的QB输出端、第5个D触发器的QB输出端，第4个D触发器的Q输出端、第3个D触发器的QB输出端和第2个D触发器的Q输出端分别作为第6至第2组触发器组的输出端用于表示五位格雷码。

下面以计数12次为例详细说明本发明提供的格雷码计数器的结构和原理，如图6所示是本实施例的格雷码计数器电路的结构示意图，计数12次时，输出格雷码为4位，所以需要五组触发器组。

如图7所示是本实施例中五组触发器组的五个D触发器的Q输出端的波形图。格雷码计数器的初始值为0000，每个时钟沿输出有一位发生翻转，输出的格雷码计数值变化规律为0000—＞0001—＞0011—＞0010—＞0110—＞0111—＞1111—＞1110—＞1010—＞1011—＞1001—＞1000—＞0000，计数为6的时候格雷码值为0111，所以选择第五D触发器的QB输出端作为第五组触发器组的输出端，第四D触发器的Q输出端作为第四组触发器组的输出端，第三D触发器的Q输出端作为第三组触发器组的输出端，第二D触发器的Q输出端作为第二组触发器组的输出端，第五至第二组触发器组的输出端输出4位格雷码。本实施例中格雷码计数器在计数7到12期间，根据格雷码的反射原理，输出的低3位为计数6到1时的低2位对应的触发器的输出值，即计数7时的格雷码值为1111，其低三位111是计数6时格雷码值0111的低3位值；计数为8时的格雷码值为1110，其低三位110是计数5时格雷码值0110的低3位值。

综上所述，本发明提出的格雷码计数器，利用格雷码变化规律与格雷码码值反射原理，输出M位格雷码，克服了传统二进制计数器在电路上需二进制与格雷码的互换，造成输出不稳定与非唯一的缺点，以及延时大、结构复杂等问题，在每个时钟沿计数器码字只有一个比特发生反转，在相邻计数码值间不会出现过渡态，满足格雷码计数器的计数原则，并且占用资源少，电路面积小；与传统的只能实现2N次计数的格雷码计数器相比，能实现任意偶数次的格雷码计数。

以上实例仅用以说明本发明的技术方案。本领域的普通技术人员应当理解，可以对本方向的技术方案进行修改或等同替换，而不脱离本方案的精神和范围，均应涵盖在本发明的权利保护范围当中。

一种偶数次格雷码计数器电路专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。