专利摘要

本发明涉及半导体器件，公开了一种锁存器及包括该锁存器的分频器电路。本发明中，该锁存器在同一条电流通路上实现了两对差分信号的处理，实现了电流的复用，节省了芯片面积，降低了功耗。在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。

权利要求

1.一种锁存器，其特征在于，包括差分输入级电路和输出比较级电路；

所述差分输入级电路包括：

第一差分对管，该第一差分对管以数据输入信号和互补数据输入信号作为输入信号，并输出互补数据输出信号和数据输出信号；

第一、第二负载，连接在电源与所述第一差分对管的两个第一极之间；

复用差分对管，包括第二差分对管和第三差分对管，所述第二、第三差分对管均分别用于通过两对正交的差分信号控制第一差分对管和输出比较级电路与地之间的电流通路；

所述输出比较级电路包括：

交叉耦合正反馈电路，对所述差分输入级电路的输出信号进行整形输出；

其中，所述第一差分对管包括第一金属氧化物半导体MOS晶体管和第二MOS晶体管，且所述第一、第二MOS晶体管的栅极分别连接所述数据输入信号和所述互补数据输入信号，所述第一、第二MOS晶体管的第一极分别输出互补数据输出信号和数据输出信号，第二极连接在一起，所述第一负载连接在所述电源与所述第一MOS晶体管的第一极之间，所述第二负载连接在所述电源与所述第二MOS晶体管的第一极之间；

所述复用差分对管中，第二差分对管包括第五MOS晶体管和第六MOS晶体管，且所述第五、第六MOS晶体管的栅极分别连接第一触发信号和第二触发信号，第五、第六MOS晶体管的第一极分别连接第一、第二MOS晶体管的第二极，第五、第六MOS晶体管的第二极均接地；

第三差分对管包括第七MOS晶体管和第八MOS晶体管，且所述第七、第八MOS晶体管的栅极分别连接第一互补触发信号和第二互补触发信号，第七、第八MOS晶体管的第一极分别连接第三、第四MOS晶体管的第二极，第七、第八MOS晶体管的第二极均接地；

所述交叉耦合正反馈电路包括第三MOS晶体管和第四MOS晶体管，所述第三MOS晶体管的栅极和第四MOS晶体管的第一极连接在一起，并连接至第二MOS晶体管的第一极；

所述第四MOS晶体管的栅极和第三MOS晶体管的第一极连接在一起，并连接至第一MOS晶体管的第一极；

所述第三、第四MOS晶体管的第二极连接在一起；

所述第一触发信号和第一互补触发信号为一对差分信号，所述第二触发信号和第二互补触发信号为一对差分信号，且所述第一触发信号和第二触发信号为正交信号；

所述MOS晶体管均为NMOS晶体管，其第一极为漏极，第二极为源极；或所述MOS晶体管均为PMOS晶体管，其第一极为源极，第二极为漏极。

2.根据权利要求1所述的锁存器，其特征在于，所述第一、第二负载为有源负载或无源电阻，连接于所述第一差分对管两个第一极与电源之间，且所述第一、第二负载阻抗值相等。

3.根据权利要求1或2所述的锁存器，其特征在于，还包括第九MOS晶体管，该第九MOS晶体管串联于复用差分对管与地之间，该第九MOS晶体管的第二极接地，第一极与所述复用差分对管中第五、第六、第七、第八MOS晶体管的第二极连接，该第九MOS晶体管的栅极作为偏压端接偏置电压信号。

4.一种分频器电路，其特征在于，包括至少两个如权利要求1或2所述的锁存器，每个锁存器包括数据信号输入端，互补数据信号输入端，第一、第二触发信号输入端，第一、第二互补触发信号输入端，数据信号输出端和互补数据信号输出端；

各第一触发信号输入端接第一触发信号，各第一互补触发信号输入端接第一互补触发信号；

各第二触发信号输入端接第二触发信号，各第二互补触发信号输入端接第二互补触发信号；

各锁存器相互串联，一锁存器的数据信号输出端、互补数据信号输出端分别与另一锁存器的数据信号输入端、互补数据信号输入端相连接，形成正反馈电路；其中一个锁存器的数据信号输入端、互补数据信号输入端分别输出第一互补数据输出信号、第一数据输出信号，该锁存器的数据信号输出端、互补数据信号输出端分别输出第二互补数据输出信号、第二数据输出信号；

所述第一触发信号与所述第二触发信号为正交信号。

5.一种分频器电路，其特征在于，包括至少两个如权利要求3所述的锁存器，每个锁存器包括数据信号输入端，互补数据信号输入端，第一、第二触发信号输入端，第一、第二互补触发信号输入端，数据信号输出端、互补数据信号输出端和偏压端；

各第一触发信号输入端接第一触发信号，各第一互补触发信号输入端接第一互补触发信号；

各第二触发信号输入端接第二触发信号，各第二互补触发信号输入端接第二互补触发信号；

各偏压端接偏置电压信号；

各锁存器相互串联，一锁存器的数据信号输出端、互补数据信号输出端分别与另一锁存器的数据信号输入端、互补数据信号输入端相连接，形成一个正反馈电路；其中一个锁存器的数据信号输入端、互补数据信号输入端分别输出第一互补数据输出信号、第一数据输出信号，该锁存器的数据信号输出端、互补数据信号输出端分别输出第二互补数据输出信号、第二数据输出信号；

所述第一触发信号与所述第二触发信号为正交信号。

说明书

技术领域

本发明涉及半导体器件，特别涉及锁存器及包括该锁存器的分频器电路。

背景技术

分频器电路是无线通信芯片中非常重要的一个电路模块，它通常用在频率综合器之后，将频率综合器所产生的高频载波进行分频，以便产生符合无线信道要求的载波信号；分频器的性能好坏直接决定了输出射频信号的质量，而分频器的功耗也逐渐成为限制整个无线通信芯片功耗的瓶颈。目前，为支持高质量的信号调制解调，无线通信芯片中已广泛采用正交信号处理模式，即I，Q两路正交信号，它们之间的相位差为90度，也即四分之一个周期。因此，高性能、低功耗的正交信号分频器电路已成为一大研究热点。

一般的，目前现有的互补型金属氧化物半导体（ComplementaryMetal-OxideSemiconductor，简称“CMOS”）分频器可由图1所示，主要包含两个锁存器子模块（锁存器1和锁存器2），它们的数据输入和输出信号D、DN和Q、QN首尾相连，形成一个正反馈环路。其输入信号INPUT_P，INPUT_N为一对差分信号，相位相差180度，即半个周期。其输出信号OUT_P，OUT_N为一对差分信号。但是输出信号频率为输入信号频率的一半，也即其周期是输入信号的一倍，从而实现对输入信号的二分频功能。每个锁存器中的CMOS电路如图2所示，包括一个差分输入级和一个正反馈耦合的比较输出级，差分输入级包括电源、电阻r1、r2和晶体管m1、m2、m3、m4，该差分输入级将输入信号的差进行放大，输出比较级包括晶体管m5、m6，该输出比较级将之前的放大信号进行整形输出。

因此，目前现有的正交信号分频器，也是由这种CMOS分频器衍生而来的。具体结构如图3所示。主要包含相互正交的I，Q两路分频器，共4个锁存器。其输入信号INPUT_IP，INPUT_IN为一对差分信号，INPUT_QP，INPUT_QN为另外一对差分信号，而INPUT_IP和INPUT_QP为一对正交信号，其相位差为90度，也即四分之一个周期。该正交分频器的输出信号OUT_IP，OUT_IN为一对差分信号，OUT_QP，OUT_QN为另外一对差分信号，而OUT_IP和OUT_QP为一对正交信号，其相位差为90度，也即四分之一个周期。值得注意，输出信号是输入信号频率的一半，即实现二分频功能。然而本发明的发明人发现，这种分频器面积较大，功耗也比较大，由于其复杂性比较强，在处理高频信号时，尤其是射频信号时，其模拟输出信号的相位正交性、幅度匹配性很难得到保证，也即相位差会偏离90度，幅度会有所差异，从而影响整个系统的性能。

发明内容

本发明的目的在于提供一种锁存器及包括该锁存器的分频器电路，它可以实现对输入正交信号的分频功能，同时具有低功耗、小面积、高性能的优势。

为解决上述技术问题，本发明的实施方式公开了一种锁存器，包括差分输入级电路和输出比较级电路；

差分输入级电路包括：

第一差分对管，该第一差分对管以数据输入信号和互补数据输入信号作为输入信号，并输出互补数据输出信号和数据输出信号；

第一、第二负载，连接在电源和第一差分对管的两个第一极之间；

复用差分对管，包括第二差分对管和第三差分对管，所述第二、第三差分对管均分别用于通过两对正交的差分信号控制第一差分对管和输出比较级电路与地之间的电流通路；

输出比较级电路包括：

交叉耦合正反馈电路，对差分输入级电路的输出信号进行整形输出。

本发明的实施方式还公开了一种分频器电路，包括至少两个上述的锁存器，每个锁存器包括数据信号输入端，互补数据信号输入端，第一、第二触发信号输入端，第一、第二互补触发信号输入端，数据信号输出端和互补数据信号输出端；

各第一触发信号输入端接第一触发信号，各第一互补触发信号输入端接第一互补触发信号；

各第二触发信号输入端接第二触发信号，各第二互补触发信号输入端接第二互补触发信号；

各锁存器相互串联，一锁存器的数据信号输出端、互补数据信号输出端分别与另一锁存器的数据信号输入端、互补数据信号输入端相连接，形成一个正反馈电路，其中一个锁存器的数据信号输入端、互补数据信号输入端分别输出第一互补数据输出信号、第一数据输出信号，该锁存器的数据信号输出端、互补数据信号输出端分别输出第二互补数据输出信号、第二数据输出信号；

第一触发信号与第二触发信号为正交信号。

本发明的实施方式还公开了一种分频器电路，包括至少两个如上文的锁存器，每个锁存器包括数据信号输入端，互补数据信号输入端，第一、第二触发信号输入端，第一、第二互补触发信号输入端，数据信号输出端、互补数据信号输出端和偏压端；

各第一触发信号输入端接第一触发信号，各第一互补触发信号输入端接第一互补触发信号；

各第二触发信号输入端接第二触发信号，各第二互补触发信号输入端接第二互补触发信号；

各偏压端接偏置电压信号；

各锁存器相互串联，一锁存器的数据信号输出端、互补数据信号输出端分别与另一锁存器的数据信号输入端、互补数据信号输入端相连接，形成一个正反馈电路；其中一个锁存器的数据信号输入端、互补数据信号输入端分别输出第一互补数据输出信号、第一数据输出信号，该锁存器的数据信号输出端、互补数据信号输出端分别输出第二互补数据输出信号、第二数据输出信号；

第一触发信号与第二触发信号为正交信号。

本发明实施方式与现有技术相比，主要区别及其效果在于：

本发明的锁存器在同一条电流通路上实现了两对差分信号的处理，实现了电流的复用，节省了芯片面积，降低了功耗。

在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。

进一步地，在锁存器中增加一接偏置电压信号的MOS晶体管，使整个锁存器处于较好的工作区域。

附图说明

图1是现有的一种分频器电路的结构示意图；

图2是现有的一种锁存器的结构示意图；

图3是现有的一种分频器电路的结构示意图；

图4是本发明第一实施方式中一种锁存器的结构示意图；

图5是本发明第二实施方式中一种锁存器的结构示意图；

图6是本发明第三实施方式中一种分频器电路的结构示意图；

图7是本发明第三实施方式中一种分频器电路两对输入信号和一对输出信号的时序图；

图8是本发明第三实施方式中一种分频器电路的结构示意图；

图9是本发明第四实施方式中一种分频器电路的结构示意图；

图10是本发明第四实施方式中一种分频器电路的结构示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种锁存器。图4是该锁存器的结构示意图。如图4所示，该锁存器包括差分输入级电路I和输出比较级电路II。

差分输入级电路I包括：

第一差分对管，该第一差分对管以数据输入信号和互补数据输入信号作为输入信号，并输出互补数据输出信号和数据输出信号。

第一、第二负载，连接在电源VDD和第一差分对管的两个第一极之间。

可以理解，在本发明的各实施方式中，第一、第二负载可以是有源的，也可以是无源的。可选地，在本实施方式中，该负载为如图4所示的第一、第二电阻R1、R2，优选地，R1与R2相等。可以理解，在本发明的其他实施方式中，R1与R2也可以不相等。

复用差分对管，包括第二差分对管和第三差分对管，连接在第一差分对管和输出比较级电路II与地之间，第二、第三差分对管均分别用于通过两对正交的差分信号控制第一差分对管和输出比较级电路II与地GND之间的电流通路。

输出比较级电路II包括：

交叉耦合正反馈电路，对差分输入级电路I的输出信号进行整形输出。

具体地说，如图4所示，第一差分对管包括第一MOS晶体管M1和第二MOS晶体管M2。晶体管M1、M2的栅极分别作为数据信号输入端D、互补数据信号输入端DN连接数据输入信号和互补数据输入信号，晶体管M1、M2的第一极分别作为互补数据信号输出端QN、数据信号输出端Q输出互补数据输出信号和数据输出信号，两个第二级连接在一起。可以理解，该晶体管M1、M2可分别由多个晶体管级联而成。

在上述复用差分对管中，第二差分对管包括第五MOS晶体管M5和第六MOS晶体管M6，且晶体管M5、M6的栅极分别作为第一触发信号输入端CKP1和作为第二触发信号输入端CKP2连接第一触发信号In_IP和第二触发信号In_QP，晶体管M5、M6的第一极分别连接晶体管M1、M2的第二极，晶体管M5、M6的第二极均接地。

第三差分对管包括第七MOS晶体管M7和第八MOS晶体管M8，且晶体管M7、M8的栅极分别作为第一互补触发信号输入端CKN1和作为第二互补触发信号输入端CKN2连接第一互补触发信号In_IN和第二互补触发信号In_QN，晶体管M7、M8的第一极分别连接晶体管M3、M4的第二极，晶体管M7、M8的第二极均接地。

上述交叉耦合正反馈电路包括第三MOS晶体管M3和第四MOS晶体管M4，晶体管M3的栅极和晶体管M4的第一极连接在一起，并连接至晶体管M2的第一极，晶体管M4的栅极和晶体管M3的第一极连接在一起，并连接至晶体管M1的第一极，其中，晶体管M3、M4的第二极连接在一起。

其中，第一触发信号In_IP和第一互补触发信号In_IN为一对差分信号，第二触发信号In_QP和第二互补触发信号In_QN为一对差分信号，且该第一触发信号In_IP和第二触发信号In_QP为正交信号

可以理解，两对差分信号为正交信号，可分时控制电流通路，因此即使各MOS管的源、漏极连在一起，也保证不会相互影响各自的功能。

在本实施方式中，优选地，晶体管M1至M8为相同的半导体类型，并且晶体管M1至M8为NMOS晶体管，上述第一极为漏极，上述第二极为源极。

可以理解，在本发明的其他实施方式中，各MOS晶体管也可以为PMOS管，则上述第一极为源极，第二极为漏极，相应地，需将电源调整为负电源或是将电源与接地端互换位置，以实现本发明的技术方案。

此外，可以理解，在本发明的其他实施方式中，各MOS晶体管类型并不限于上述形式，由于各半导体类型MOS晶体管的分配与连接为本领域技术人员的公知常识，在此不再赘述。

本实施方式中，锁存器在同一条电流通路上实现了两对差分信号的处理，实现了电流的复用，节省了芯片面积，降低了功耗。

本发明第二实施方式涉及一种锁存器。图5是该锁存器的结构示意图。

第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：在锁存器中增加一接偏置电压信号的第九MOS晶体管M9，使整个锁存器处于较好的工作区域。具体地说：

上述锁存器还包括第九MOS晶体管，即图5中的晶体管M9，该晶体管M9串联于复用差分对管与地之间，该晶体管M9的第二极接地，该晶体管M9的第一极与复用差分对管中晶体管M5、M6、M7、M8的第二极连接，该晶体管M9的栅极作为偏压端接偏置电压信号VB。

此外，可以理解，在本发明的其他实施方式中，也可以没有第九MOS管。

本发明第三实施方式涉及一种分频器电路。图6是该分频器电路的结构示意图。如图6所示，该分频器电路包括至少两个上述锁存器（如图6中的锁存器1和锁存器2），每个锁存器包括数据信号输入端D，互补数据信号输入端DN，第一、第二触发信号输入端CKP1、CKP2，第一、第二互补触发信号输入端CKN1、CKN2，数据信号输出端Q和互补数据信号输出端QN。

各第一触发信号输入端CKP1接第一触发信号ln_IP，各第一互补触发信号输入端CKN1接第一互补触发信号ln_IN。

各第二触发信号输入端CKP2接第二触发信号ln_QP，各第二互补触发信号输入端CKN2接第二互补触发信号ln_QN。

各锁存器相互串联，如图6中的锁存器1和锁存器2，一锁存器（如锁存器1）的数据信号输出端Q、互补数据信号输出端QN分别与另一锁存器（如锁存器2）的数据信号输入端D、互补数据信号输入端DN相连接，形成一个正反馈电路，其中一个锁存器（如锁存器1）的数据信号输入端D、互补数据信号输入端DN分别输出第一互补数据输出信号Out_IN、第一数据输出信号Out_IP，该锁存器的数据信号输出端Q、互补数据信号输出端QN分别输出第二互补数据输出信号Out_QN、第二数据输出信号Out_QP。

第一触发信号ln_IP与第二触发信号ln_QP为正交信号。

图7是一二分频器电路两对输入信号和一对输出信号的时序图。下面结合图6和图7具体描述一二分频器电路的例子。

在该例子中，分频器电路主要包括两个首尾相连的锁存器，形成一个正反馈环路。其输入的第一触发信号In_IP、第一互补触发信号In_IN为一对差分信号，第二触发信号In_QP、第二互补触发信号In_QN为另外一对差分信号，而第一触发信号In_IP和第二触发信号In_QP为一对正交信号，其相位差为90度，也即四分之一个周期。该正交分频器的输出信号第一数据输出信号Out_IP、第一互补数据输出信号Out_IN为一对差分信号，第二数据输出信号Out_QP、第二互补数据输出信号Out_QN为另外一对差分信号，而第一数据输出信号Out_IP和第二数据输出信号Out_QP为一对正交信号，其相位差为90度，也即四分之一个周期。值得注意，数据输出信号是触发信号频率的一半，即实现二分频功能。

作为可选实施方式，将N级锁存器串联，即可构成如图8所示的N分频的分频器电路。

本实施方式中，在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。

本发明第四实施方式涉及一种分频器电路。图9是该分频器电路的结构示意图。如图9所示该分频器电路包括至少两个上述锁存器（如图9中的锁存器1和锁存器2），每个锁存器包括数据信号输入端D，互补数据信号输入端DN，第一、第二触发信号输入端CKP1、CKP2，第一、第二互补触发信号输入端CKN1、CKN2，数据信号输出端Q、互补数据信号输出端QN和偏压端VB。

各第一触发信号输入端CKP1接第一触发信号ln_IP，各第一互补触发信号输入端CKN1接第一互补触发信号ln_IN。

各第二触发信号输入端CKP2接第二触发信号ln_QP，各第二互补触发信号输入端CKN2接第二互补触发信号ln_QN。

各偏压端VB接偏置电压信号VB。

各锁存器相互串联，如图9中的锁存器1和锁存器2，一锁存器（如锁存器1）的数据信号输出端Q、互补数据信号输出端QN分别与另一锁存器（如锁存器2）的数据信号输入端D、互补数据信号输入端DN相连接，形成一个正反馈电路，其中一个锁存器（如锁存器1）的数据信号输入端D、互补数据信号输入端DN分别输出第一互补数据输出信号Out_IN、第一数据输出信号Out_IP，该锁存器的数据信号输出端Q、互补数据信号输出端QN分别输出第二互补数据输出信号Out_QN、第二数据输出信号Out_QP。

第一触发信号ln_IP与第二触发信号ln_QP为正交信号。

作为可选实施方式，将N级锁存器串联，即可构成如图10所示的N分频的分频器电路。

本实施方式中，在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。此外，在锁存器中增加一接偏置电压信号的MOS管，使整个锁存器处于较好的工作区域。

需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

锁存器及包括该锁存器的分频器电路专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。