专利摘要

本实用新型涉及电力系统继电保护测试仪领域，请求保护一种继电保护测试仪内部插件间的高速通讯电路模块。电力系统继电保护测试仪由数据处理插件、测试信号产生插件和其它插件组成。当前，数据处理插件与测试信号产生插件之间的通讯速度较小，测试信号的路数较少，不符合继电保护测试仪的发展趋势。本实用新型为数据处理插件与测试信号产生插件之间的通讯设计了一系列电路模块，该模块能使通讯速度较快、电磁兼容性较好、占用资源较少，可以满足各种配置下继电保护测试仪的要求。这一系列电路模块，包括高速RAM模块、并转串模块和LVDS接口模块。在数据处理插件与测试信号产生插件之间，采用LVDS差分线连接。对LVDS差分线两端的连接器采用金属锚定以确保连接可靠，并带屏蔽以防止电磁干扰。

权利要求

1.一种继电保护测试仪内部插件间的高速通讯电路模块，电力系统继电保护测试仪包括数据处理插件、测试信号产生插件,数据处理插件在其CPU的控制下产生大量的数据,该数据首先保持在RAM中,然后在适当的时候将这些数据发往测试信号产生插件,最后测试信号产生插件负责根据传送来的数据在预定时间和预定输出接口上产生合格的测试信号,数据处理插件与测试信号产生插件之间的通讯信号在现有技术中常采用TTL或CMOS型信号,这种数继电保护测试仪内部插件间的高速通讯电路模块的特征在于：数据处理插件与测试信号产生插件之间的通讯由一系列电路模块实现，包括高速RAM模块、并转串模块和LVDS接口模块，在数据处理插件与测试信号产生插件之间采用LVDS差分线连接，对LVDS差分线两端的连接器采用金属锚定，并带屏蔽。

2.根据权利要求1所述的一种继电保护测试仪内部插件间的高速通讯电路模块，其特征在于，数据处理插件与测试信号产生插件之间的LVDS差分线数量，最多为8对，每对最高通讯速率为每秒500兆位，对LVDS通道上的信息以帧为单位来进行差错控制传输，每帧信息包括帧同步码、循环码校验信息，各LVDS上的帧发送为同步发送。

3.根据权利要求1所述的一种继电保护测试仪内部插件间的高速通讯电路模块，其特征在于，其中的高速RAM模块，其存储的数据由FPGA芯片写入，并输出到并转串模块，其中的并转串模块，把来自高速RAM模块的并行数据信号转化为串行信号，并输出到LVDS接口模块，其中的LVDS接口模块，把并转串模块送来的各帧数据按差错控制的需要来打包，并同步发送到测试信号产生插件的通讯接口模块。

4.根据权利要求1所述的一种继电保护测试仪内部插件间的高速通讯电路模块，其特征在于，其中的并转串模块，把并行输入信号转换成4个通道的串行输出信号，并且这四个串行输出信号都是同步的，各帧的第1位数据是同时输出的，输入信号和输出信号速率最高达125兆Hz。

5.根据权利要求1所述的一种继电保护测试仪内部插件间的高速通讯电路模块，其特征在于，其中的LVDS接口模块,输入包括来自并转串模块输出的4个信号、若干定时信号和若干控制信号，输出是一对高速lvds差分信号，LVDS接口模块的4个输入信号可以来自不同的并转串模块，如果输入信号速率为125兆Hz则输出信号速率为500兆Hz。

说明书

技术领域

本实用新型涉及电力系统继电保护测试仪领域，特别涉及到测试仪内部插件间的通讯应如何设计才能使得通讯速度更高、通讯配置更灵活和占用资源更少。

背景技术

电力系统继电保护测试仪由数据处理插件、测试信号产生插件和其它插件组成，如图1所示。数据处理插件是很复杂的，内有CPU、FPGA、SDRAM等各种各样器件。数据处理插件在其CPU等的控制下产生大量的数据。该数据首先保持在RAM中。然后在适当的时候将这些数据发往测试信号产生插件。最后测试信号产生插件负责根据传送来的数据在预定时间和预定输出接口上产生合格的测试信号。数据处理插件与测试信号产生插件之间的通讯信号常采用TTL或CMOS型信号。

电力系统继电保护测试仪中，常需要采用并转串电路同步输出模块。常见的一种并转串电路同步输出模块如图2和图3所示。并转串模块的输入有：8位来自RAM的并行数据线dat[7:0]、计时信号cnt[3:0]、和cnt[4]。输出信号有4个通道的串行信号rm[0]、rn[0]、ri[0]、rj[0]。cnt[1:0]同时也是数据选择开关。dat[7:0] 是4分时。由图3可见：在CNT[2:0]等于0或4时dat[7:0]的值为Vm[7:0]；在CNT[3:0]等于4至11时rm[0]分别为Vm0至Vm7；依次类推。各输出通道都是在CNT[3:0]等于4时输出并行数据的最低位，这就是同步输出。

对应图2和图3的并转串模块编程语句如下，采用Altera类型芯片时占用的资源是25个LE：

lm[3:0]<＝{cnt[2]？dat[7:4]:dat[3:0]}；ln[3:0]<＝lm[3:0]；

li[3:0]<＝ln[3:0]；li[3]<＝li[3]；

rm[2:0]<＝cnt[4]？li[2:0]:{lj[3],rm[2:1]}；

rn[2:0]<＝cnt[4]？ln[2:0]:{li[3],rn[2:1]}；

ri[2:0]<＝cnt[4]？lm[2:0]:{ln[3],ri[2:1]}；

rj[2:0]<＝cnt[4]？{cnt[2]？dat[6:4]:dat[2:0]}:{lm[3],rj[2:1]}；

其中：cnt[4]为定时信号，在cnt[1:0]等于3时为1,在cnt[1:0]等于0、1或2时为0；

lm[3:0]、ln[3:0]、li[3:0]、lj[3:0]、rm[2:1]、rn[2:1]、ri[2:1]、rj[2:1]为中间寄存器。

实用新型内容

电力系统继电保护测试仪的发展趋势是：需要输出测试信号的路数越来越多，每路包含的数据组数也越来越多，数据总量越来越大了。当前继电保护测试仪的问题是：数据处理插件与测试信号产生插件之间的通讯速度总量较小，测试信号的路数较少，每路包含的数据组数较少，不符合继电保护测试仪的发展趋势。如采用TTL或CMOS型等信号，通讯速度总量还受到电磁兼容方面的限制，

本实用新型的目的是：为数据处理插件与测试信号产生插件之间的通讯设计一系列电路模块，该模块能使通讯速度较快、电磁兼容性较好、占用资源较少、成本较低，以满足对各种配置下的继电保护测试仪的要求。

本实用新型的技术方案是：为数据处理插件与测试信号产生插件之间的通讯设计一系列电路模块，它包括高速RAM模块、并转串模块和LVDS接口模块，如图4所示；在数据处理插件与测试信号产生插件之间，采用LVDS差分线连接；对LVDS差分线两端的连接器采用金属锚定以确保连接可靠；并带屏蔽以防止电磁干扰。

数据处理插件与测试信号产生插件之间的LVDS差分线数量，可以灵活配置，以满足不同配置继电保护测试仪的要求。本实用新型的LVDS差分线数量最多为8对，即最多8个通道；每对LVDS最高通讯速率为每秒500兆位。LVDS通道上的信息采用以帧为单位的差错控制传输；每帧内容包括帧同步码，循环码校验信息等。本实用新型的各LVDS上的帧发送为同步发送，即在同一时刻发送各LVDS上的帧同步码。每对LVDS通道可以传输多组测试信号。

数据处理插件采用FPGA芯片承担把数据发送到测试信号产生插件的主要工作。首先把需要发送的数据写入到双口RAM块中，写入时钟速率最高达125兆Hz。上述数据是以帧为单位存放在双口RAM块中；每帧信息可以根据不同配置发送到不同的LVDS通道上。然后，从双口RAM块读出数据并发送到并转串模块。再后，把并转串模块的输出数据传送到LVDS接口模块。最后，LVDS接口模块把并转串模块送来的各帧数据打包，并同步发送到测试信号产生插件的通讯接口模块。

高速RAM模块和并转串模块如图5所示。其中的双口RAM块存储4个通道的各帧数据，在地址选择信号的控制下依次输出到并转串模块。并转串模块把并行输入信号转换成4个通道的串行输出信号。并转串模块全部四个通道的输出信号是同步的，各帧的第1位数据是同时输出的。并转串模块的输入和输出信号速率最高达125兆Hz。并转串模块输入信号为8位且采用Altera类型芯片时，并转串模块占用的资源较少，为16个LE。

LVDS接口模块的输入包括：来自并转串模块输出的4个信号、若干定时信号和若干控制信号；输出是一对高速lvds差分信号。因为并转串模块的输出信号是同步的，因此LVDS接口模块的4个输入信号可以来自不同的并转串模块，取决于继电保护测试仪的配置情况。假设输入信号速率为125兆Hz，则输出信号速率为500兆Hz。

本实用新型的有益效果为：数据处理插件与测试信号产生插件之间的通讯采用LVDS差分信号来连接，传输数据量很大，距离较长，且需要满足电磁兼容的要求；LVDS通道最多为8对，每对最高通讯速率为每秒500兆位；各LVDS通道上的信息都采用以帧为单位来进行差错控制传输，保证了传输可靠；由于继电保护测试仪需要用到最多几十个并转串模块，因而对各LVDS通道上的传输采用同步传输方式以及在并转串模块中优化使用中间寄存器就显著减少了占用的资源；LVDS接口模块的4个输入信号可以来自不同的并转串模块，通讯配置灵活；并转串模块输出全部4个信号都是同步传输，每个信号串行通讯速率最高每秒125兆Hz。

附图说明

图1是电力系统继电保护测试仪组成框图。

图2是电力系统继电保护测试仪中的并转串模块框图。

图3是并转串模块输入输出关系表。

图4是继电保护测试仪插件间通讯的电路框图。

图5是高速RAM模块和并转串模块框图框图。

具体实施方式

在数据处理插件与测试信号产生插件之间的通讯设计了一系列电路模块，包括高速RAM模块、并转串模块和LVDS接口模块，如图4所示；并且在数据处理插件与测试信号产生插件之间采用LVDS差分线连接，对LVDS差分线两端的连接器采用金属锚定以确保连接可靠；并带屏蔽以防止电磁干扰。采用 LVDS差分线在通讯速度、电磁兼容性等方面优点明显，但也需要增加与其相对应的电路模块。

数据处理插件与测试信号产生插件之间的LVDS差分线数量最多为8对，每对最高通讯速率为每秒 500兆位，足以满足各种配置下对继电保护测试仪的要求。LVDS通道上的信息以帧为单位来传送；每帧内容包括帧同步码，循环码校验信息等。各LVDS上的帧发送为同步发送，即在同一时刻发送各LVDS上的帧同步码。采用同步发送的原因是：各LVDS的发送模块能够公用大部分定时等控制电路，因而大大减少占用的资源。

FPGA芯片首先把需要发送的数据写入到双口RAM块中，写入时钟最高达125兆Hz。上述数据是以帧为单位存放在双口RAM块中。然后，从双口RAM块读出数据并发送到并转串模块。再后，把并转串模块的输出数据传送到LVDS接口模块。最后，LVDS接口模块把并转串模块送来的各帧数据打包，并同步发送到测试信号产生插件的通讯接口模块。

本实用新型设计了一个定时用的计数器模块，其输入时钟最高达125兆Hz。该模块输出信号包括 cnt[2:0]和cnt[4]。cnt[2:0]值为0至7，循环不息。cnt[4]在cnt[1:0]等于3输出1值，其它输出0值。

高速RAM模块如图5所示。其中双口RAM可存储4个通道的多帧数据。双口RAM并行输出连接到并转串模块并行输入。地址选择信号为计时信号cnt[1:0]。通过cnt[1:0]使双口RAM读出口的地址依次为图中的地址1、地址2、地址3和地址4,因而双口RAM的输出信号与cnt[1:0]如图3所示。图5中的地址1、地址 2、地址3和地址4分别为第1、2、3、和4各通道数据帧的地址，在把8位数据发送并转串模块后同时改变。

并转串模块如图5所示，并转串模块输入输出关系表也如图3所示，输入与输出信号也如[0003] 段落中介绍的一样。并转串模块的每个输入信号都包含4个通道的信息值，但在不同时刻是不同通道的信息值。并转串模块的输出信号则在任何时刻只包括单个通道的信息值。在本实用新型中编程做了优化。优化的措施是使中间寄存器缓存不止单个通道的值，而是依次缓存各通道的值，从而减少了占用的资源。当采用Altera类型芯片时，占用的资源为16个LE。编程语句如下：

rm[3:0]<＝cnt[4]？{rj[1],ri[1],rn[1],rm[1]}:{{cnt[2]？dat[4]:dat[0]},rm[3:1]}；

rn[3:0]<＝cnt[4]？{rj[2],ri[2],rn[2],rm[2]}:{{cnt[2]？dat[5]:dat[1]},rn[3:1]}；

ri[3:0]<＝cnt[4]？{rj[3],ri[3],rn[3],rm[3]}:{{cnt[2]？dat[6]:dat[2]},ri[3:1]}；

rj[3:0]<＝cnt[4]？{cnt[2]？dat[7:4]:dat[3:0]}:{{cnt[2]？dat[7]:dat[3]},rj[3:1]}；

LVDS接口模块的输入包括：来自并转串模块输出的4个信号、若干定时信号和若干控制信号；输出是一对高速lvds差分信号。因为并转串模块的输出信号是同步的，因此LVDS接口模块的4个输入信号可以来自不同的并转串模块，取决于继电保护测试仪的配置情况。假设输入信号速率为125兆Hz，则输出信号速率为500兆Hz。LVDS接口模块输出信号在控制信号的控制下以帧为单位发送，每帧采用扰码和循环码编码，可实现差错控制传输。

一种继电保护测试仪内部插件间的高速通讯电路模块专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。